EDA工具的挑战

2024-03-30 03:03

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来源：内容由半导体行业观察（ID：icbank）编译自semiengineering，谢谢。

2.5D 设计的 EDA 工具链中的缺陷限制了这种先进封装方法的采用，迄今为止，这种方法主要局限于高性能计算。但随着芯片行业的其他部分开始转向先进封装和小芯片，EDA 行业开始改变方向。

所有新技术都有学习期，2.5D先进封装无疑是其中之一。虽然这种封装方法的潜力是显而易见的——比光罩大小的 SoC 能够容纳更多的功能、更低的功耗和更高的性能——但 EDA 行业在进入这个市场时相当谨慎。直到最近，人们还不清楚众多封装选择中的哪一种能够获得足够的吸引力来保证投资。现在情况已经改变了。金融市场开始考虑高带宽内存(HBM) 的采用量远超预期，这几乎完全归功于 2.5D，而这只是第一个概念验证。

为了实现 2.5D 的广泛采用，还有许多优化和自动化工作要做，还有一些悬而未决的问题，即几种可能的解决方案空间中哪一个将获胜。然而，随着标准开始推出，以及行业在这种封装方法上不断前进，工具将需要比现在更有效、更优雅地应对一系列挑战。

接口

最大的挑战和机遇之一源于 2.5D 集成创建了一种前所未有的连接类型。虽然以前的设计共享相同的片上连接，但 2.5D 使用中介来建立连接。在这方面，它们非常类似于 PCB，但连接密度更类似于最先进的平面芯片。

“当您开始构建单独的小芯片并插入 UCIe 的 PHY 时，您会遇到信号完整性的经典问题，”Cadence 定制 IC 和 PCB 小组的产品管理小组总监 John Park说道。“当我通过插入器或桥接器将该小芯片上的 UCIe 接口连接到另一个 UCIe 接口时，我是否满足合规性？有多少抖动？我的眼睛是否因线路噪音太大而闭上？芯片方面历史上所做的事情与我们历史上在系统方面所做的事情之间存在收敛性。系统端的信号完整性已完成 30 多年，我们拥有先进的三维电磁场解算器，可让您对其进行建模。对于数字模具设计师来说，这个概念可能有点新。”

如今，您会发现 IC 设计人员使用类似电路板的工具，但随着时间的推移，它看起来更像是芯片级问题。“今天的通信仍然非常像 PCB，因为它是粗粒度的，”Ansys 产品营销总监 Marc Swinnen说。“业界正朝着越来越精细的颗粒方向发展，我们看到小芯片连接从 C4 凸块到微凸块再到混合键，其中互连的密度变得更高。通过更细粒度和 3D 架构，您可以考虑一个与其他块通信的功能块。原则上，它可以走得更远，但是用现有工具进行设计和平面图太困难了。”

有一个学习周期，它指导中介层材料和设计，以及相关的通信标准。Eliyan 首席执行官兼联合创始人 Ramin Farjadrad 表示：“UCIe 有两个版本，高级包和标准包。” “对于高级封装，线距为 2 毫米，但对于标准封装，线距为 20 至 25 毫米。如果你想获得最高的带宽，使用标准套餐比使用高级套餐要困难得多。您可以使用基本 SerDes 在高级套件中实现 32 Gig。无需担心通道的串扰或回波损耗。您的电线密度如此之大，以至于您可以将高速电线放置在电线屏蔽内，并且不需要任何过孔。使用标准封装时，您需要过孔，而这些会产生串扰和反射。”

这听起来似乎一切都在支持先进封装，但事实并非如此简单。Farjadrad 补充道：“线密度可能比先进基板小约 5 或 6 倍，但这意味着线面厚度可以增加五到六倍。” “这使得同一根电线的电阻减少了 30 倍，这意味着您可以行驶更远的距离。这是更高速度和更低阻力之间的平衡权衡。”

高级封装的 UCIe 依赖于它的距离非常短。“因此，您不必使用长距离 SerDes 中所需要的大量先进均衡技术，” Siemens Digital Industries Software高级封装解决方案总监 Tony Mastroianni 说道。“这导致它们变得更小、功率更低。它们是理想的发射器和接收器，因此您可以避免封装中的路由通道出现失真问题。您必须仔细布线这些走线，并处理间距和屏蔽，以确保不会因这些芯片之间的非理想布线而损失性能。大多数 PHY 的设计都是为了利用它们的短走线这一事实。这就产生了一个问题，因为您只能在芯片上放置少量 HBM 内存。你真的不能把它们放在距离小芯片太远的地方，因为这些 PHY 并不是为此而设计的。”

其他工具需要重大升级。“3D 系统在系统的不同部分包含巨大的电力传输网络，” Fraunhofer IIS/EAS高效电子部门负责人 Andy Heinig 说道。“芯片上有网格，芯片之间有铜柱或混合焊盘，还有系统外部的元件——通常是封装基板。整个电力网络是一个非常复杂的结构，有数百万个设计元素，而且大小也各不相同。芯片上的设计元件在几十微米范围内，而封装上的结构尺寸可达几毫米。这种多层次的问题往往很难用3D求解器来解决，但有必要模拟整个电网进行验证。”

电源问题看起来更像是 IC 工具而不是 PCB 工具。“动力通常来自下模并向上传递，因此您必须对其进行管理，尽管工具可以提供帮助，”西门子的 Mastroianni 说道。“通过 3D，你将用混合债券填充整个事物，并且将会有数百万、数千万的债券。您将需要一个统一的阵列，而不是像传统芯片那样预先规划电源和接地网络，而是找出电源网格，然后在整个芯片上拥有完整的阵列。布局布线工具将指定哪些凸块将用于供电。”

变异性

在芯片上的变异性（OCV）已成为一个日益增长的问题，但当系统迁移到2.5D和3D时，这个问题会呈现出另一个维度。“时序收敛和OCV成为巨大的挑战，”Mastroianni说。“你没有一个单一的晶圆，因此你的工艺变异会更加极端。如果芯片是使用不同的工艺制造的，就没有相关性。对于单一芯片，你依赖于该芯片内的相关性。一旦使用不同技术、不同供应商和不同晶圆，你就失去了这种相关性。”

需要提升的不仅仅是流程变化。“温度变化可以转化为行为的重大变化，超出静态时序分析的普通最小/最大温度角，”Ansys 的 Swinnen 说。“机械应力对半导体器件的电气参数有重大影响。事实上，许多工艺技术在制造晶体管时故意引入一些机械应变以影响其特性。解决方案仍在开发中，可以将机械结果转化为电气结果。有些人也在考虑将光子学集成到封装中，但众所周知，光子电路对温度非常敏感。即使是微小的变化也可能导致参数失败。”

角点可以相互叠加。“为了关闭时序，你必须考虑多个角点——工艺角点、功率和热角点，”Cadence的Park说。“现在你开始堆叠这些东西，角点的数量增长。你如何解决它？我们有一些技术做角点减少。当我们转向3D堆叠和混合键合时，人们会希望有相似的工艺、相似的节点、相似的时序配置来使事情可管理。”

过去曾使用边距来处理一些变化。“如果你试图考虑所有这些流程变化和性能，你就会把自己逼死，”Mastroianni 说。“这就是为什么需要芯片间接口。这本质上允许您进行高速同步。它消除了这种变化，并允许两个芯片之间实现非常同步的高速接口。”

工具开发

EDA 行业正在努力解决这些问题和其他问题。在行业内，有一些以软件包为中心的工具正在试图解决所有问题，” Synopsys解决方案集团硬件工程高级经理 Kent Stahn 说道。“与此同时，还有一些来自芯片方面的工具正在不断发展以应对未来，例如 RDL 扇出封装等。这些工具是从布局的角度来看的。然后是整个分析部分，我们看到分析工具与布局工具更好地集成。”

然而，还有更多工作要做。“当今绝大多数工具都是封装设计工具的扩展，”Park 说。“绝大多数硅中介层（即 75% 以上）都是使用过去几十年来用于 PCB/层压板封装的改良工具完成的。电源有修改。您需要一个不同的电源路由器，所以我们添加了它。但是，如果我正在制作层压板封装，则没有正式的 DRC 或 LVS。他们在上面运行一些 CAM 工具，以确保没有间隙违规、没有锐角，但这是非常非正式的。我们不会那样制造晶圆。我们有一个非常正式的 DRC 和 LVS 流程，以确保我们创建的输出是干净的并且可以制造。”

签核流程已很好地融入芯片开发方法中。“为什么人们对签字有信任？”斯温宁问道。“当 3nm 发布时，没有人有丰富的经验。3D 中介层也是如此。您将应用一个求解器，每个人都承认它实际上并没有被广泛使用。您需要一个过去已经证明能够正确、优雅地处理意外情况的求解器。这是求解器表现良好、足够广泛且足够准确以适应新事物的记录。这是人们如此保守、对于改变签名如此犹豫的原因之一。他们希望求解器能够最有可能正确、可靠地处理这个问题。”

所需的一项重大升级是分析 R 和 C 之外的内容。“芯片设计者忘记了 L，这非常重要，”Synopsys 的 Stahn 说。“这是封装设计师、芯片设计师和 PCB 设计师必须融合在一起的地方。它是多学科的。有一些工具，无论它们是集成到布局工具中，还是用于实现信号完整性的单独工具。可以办到。有一条路可以实现。如果您有一个最喜欢的信号完整性工具，但未固定到您的布局工具中，您可以采用这种方式。但芯片设计者需要开始考虑 L，这对他们来说是一种思维方式的改变。对于传统的硅提取工具，他们必须开始考虑这一点。随着中介层变得越来越大，长度越来越长，速度越来越高。它从根本上变得更接近波长，或者说波长除以 10，我们必须考虑到这一点。否则，我们将会遇到信号完整性问题。”

建筑师比过去需要更多的帮助。“每个人都需要一个系统规划师，”帕克说。“这不是设计一个模具。它是三个集成模具。在更高的层面上，您需要一个系统规划器来聚合这些小芯片、优化它们的放置方式、查看热量、查看电力传输，并据此创建优化的 3D 布局规划。然后，您可以将数字小芯片发送到一个工具，将模拟小芯片发送到另一工具，然后进行封装。从工具的角度来看，系统级规划已经发生了巨大的演变，但我们只是扩展他们的数据库并添加新功能。”

也许最大的变化是组织上的变化。“从历史上看，封装设计师永远不会与建筑师交谈，”马斯楚安尼说。“现在这需要发生。您将使用什么实施技术？您将如何处理热问题？您将使用什么封装技术？硅中介层还是有机中介层？您需要进行早期分析，因为您有无限数量的场景。如何将该系统或子系统分解为一堆小芯片？您必须担心应力分析，至少作为架构分解级别的首要任务。当您开始进入物理设计流程时，封装设计人员需要与芯片设计人员协作进行 I/O 规划。您还需要考虑如何测试，因此测试工程师需要开始与封装工程师合作，找出小芯片中将使用哪些测试策略，以及这些策略如何在封装中连接。”

结论

EDA 公司已经对现有工具进行了更改，以便可以实现和验证 2.5D 系统。但这些工具可能不足以使 2.5D 集成成为主流，因为这些工具不一定适合设计团队的结构组织。最佳组织尚不清楚，但最终他们需要团结起来并进行协作。裂缝中常常埋藏着许多故障，而正如今天提出的方法论，存在着许多裂缝和许多未知数，这意味着有大量发生灾难的机会。