Re: 用VHDL 写算法# EE - 电子工程
c*r
1 楼
首先，如果你现成的code是C，那么你最好将其改写为Behavorial
VHDL，因为只有Behavorial
VHDL描述的是一个抽象的逻辑过程。其次，你要把C中的输入值和返回值转换成VHDL中
的端口。C源程序的主体可以改写成为VHDL的一个process，凡是在运算过程发生变
化的输入值都要被列为敏感信号，括到process之后的括号内。C和VHDL在造句方式
(syntax)上也不尽相同，改写的时候要注意(如VHDL的if语句要加end)。如果你想生
成一个时序逻辑电路，你就必须在VHDL中为你的process定义一个时钟信号(占用一
个输入端口)，并将它列为敏感信号之一。求解一元二次方程一般用First Order Forward
Euler(不好意思，中文忘了)，需要进行iteration，因此只能用时序电路而不能用
组合逻辑(Combinational Logic)电路。如果你使用Altera-Maxplus，生成的RTL电
路将基本上严格按照你的VHDL code的描述，故此对编程技巧要求较高；如果你使用
Synopsis，系统在High-level Synthesi
VHDL，因为只有Behavorial
VHDL描述的是一个抽象的逻辑过程。其次，你要把C中的输入值和返回值转换成VHDL中
的端口。C源程序的主体可以改写成为VHDL的一个process，凡是在运算过程发生变
化的输入值都要被列为敏感信号，括到process之后的括号内。C和VHDL在造句方式
(syntax)上也不尽相同，改写的时候要注意(如VHDL的if语句要加end)。如果你想生
成一个时序逻辑电路，你就必须在VHDL中为你的process定义一个时钟信号(占用一
个输入端口)，并将它列为敏感信号之一。求解一元二次方程一般用First Order Forward
Euler(不好意思，中文忘了)，需要进行iteration，因此只能用时序电路而不能用
组合逻辑(Combinational Logic)电路。如果你使用Altera-Maxplus，生成的RTL电
路将基本上严格按照你的VHDL code的描述，故此对编程技巧要求较高；如果你使用
Synopsis，系统在High-level Synthesi