ASIC/FPGA/Board level desgin 面试经历与面试题答案# JobHunting - 待字闺中
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1 楼
fresh Master, EE, entry level, 大牛不要嘲笑我，有错误欢迎指正
在careerbuilder上头的简历。某天周末突然接到电话，go through 简历上的 project
经验，最后问GPA，coursework，毕业时间，情况基本合适，直接定下on-site，机票
，旅店，租车，餐费 公司全出
面试从早上九点到下午一点，五个技术人员每人谈40分钟（不间断），最后是HR mm介
绍一下公司福利和paperwork.
tip: 事前说好没有作presentation的时间，但还是准备了40多业的slides，把以前做
过的project和可能有用的东西都塞了进去。必要时展示给他们看。感觉比较有用的东
西是做成型的电路板的照片，配上信号流程图和简要说明，很有说服力，也提供了深入
交谈的基础。
第一个面试基本上是go through resume，刚好interviewer是一线做VoIP的，聊了一些
相关话题，我试图给他留下的印象是，60% FPGA，30% board level design, 10% C/C+
+/assembly based prog
在careerbuilder上头的简历。某天周末突然接到电话，go through 简历上的 project
经验，最后问GPA，coursework，毕业时间，情况基本合适，直接定下on-site，机票
，旅店，租车，餐费 公司全出
面试从早上九点到下午一点，五个技术人员每人谈40分钟（不间断），最后是HR mm介
绍一下公司福利和paperwork.
tip: 事前说好没有作presentation的时间，但还是准备了40多业的slides，把以前做
过的project和可能有用的东西都塞了进去。必要时展示给他们看。感觉比较有用的东
西是做成型的电路板的照片，配上信号流程图和简要说明，很有说服力，也提供了深入
交谈的基础。
第一个面试基本上是go through resume，刚好interviewer是一线做VoIP的，聊了一些
相关话题，我试图给他留下的印象是，60% FPGA，30% board level design, 10% C/C+
+/assembly based prog