O*k
2 楼
大概半个月前,预测这几天会是最后的峰值,上周五到本周三;
不管对不对,我清仓看跳水了,这里汇报一下,等半个月再说
不管对不对,我清仓看跳水了,这里汇报一下,等半个月再说
g*e
3 楼
往事不堪回首,一朝梦醒,草色如初。
点点滴滴的记忆,就是真正的财富。没有永恒的生命,只有永恒的真相。
这里有我素未谋面的朋友,此刻心中感慨无限。
平凡中来、平凡中去。没有一颗星能永远闪亮,但是每个人心中体会到的幸福,谁也无
法拿走。
久违了:我蔚蓝的天空!
点点滴滴的记忆,就是真正的财富。没有永恒的生命,只有永恒的真相。
这里有我素未谋面的朋友,此刻心中感慨无限。
平凡中来、平凡中去。没有一颗星能永远闪亮,但是每个人心中体会到的幸福,谁也无
法拿走。
久违了:我蔚蓝的天空!
t*0
4 楼
我想设计一个处理单元, 从memory中读出数据,一顿计算后, 结果写回 memory.
计划这个memory要用SRAM,(SRAM 是现成产品,不可能自己来实现吧,也不可能综合
),我的任务就是设计“处理单元” 和 “与SRAM连接用的interface”。
以前没做过这个,真是不知道从何开始啊。。。。。。
我目前有如下想法,大侠们帮我看看:
1)我已经在网上找了一个sram行为级模块,很简化(Address, Data, CS, OE, WE)只
有2个delay参数:收到Address后,经过delay1输出Data; 收到Address后,经过delay2
把Data写入MEM。然后我就开始根据它来写verilog代码。(这是正确的设计步骤吗?)
目前想要1个CLK周期完成读写操作,可行吗?
2)看了一些关于AHB总线的东西,快晕了。。。读写时序太复杂了,根本没有(
Address, Data, CS, OE, WE)这样的模型友好。。。如果我不追求性能的话,1)可行
吗?
3)查到 Xilinx core generator 里面 有 Block RAM,好像有人直接用这个,但是如
何把这个和我自己的设计任务联系起来呢?(我们还没有Xilinx,就是问一问)
小弟半路出家,水平太弱,恳请大侠们指点。
计划这个memory要用SRAM,(SRAM 是现成产品,不可能自己来实现吧,也不可能综合
),我的任务就是设计“处理单元” 和 “与SRAM连接用的interface”。
以前没做过这个,真是不知道从何开始啊。。。。。。
我目前有如下想法,大侠们帮我看看:
1)我已经在网上找了一个sram行为级模块,很简化(Address, Data, CS, OE, WE)只
有2个delay参数:收到Address后,经过delay1输出Data; 收到Address后,经过delay2
把Data写入MEM。然后我就开始根据它来写verilog代码。(这是正确的设计步骤吗?)
目前想要1个CLK周期完成读写操作,可行吗?
2)看了一些关于AHB总线的东西,快晕了。。。读写时序太复杂了,根本没有(
Address, Data, CS, OE, WE)这样的模型友好。。。如果我不追求性能的话,1)可行
吗?
3)查到 Xilinx core generator 里面 有 Block RAM,好像有人直接用这个,但是如
何把这个和我自己的设计任务联系起来呢?(我们还没有Xilinx,就是问一问)
小弟半路出家,水平太弱,恳请大侠们指点。
b*d
8 楼
你真得好好去看看基础的书。。。。
同步SRAM的时序主要有两种,主要是针对读的时序:
1,当前cycle返回的,就是说你给address后,马上就能在data bus上看到数据的,这种
现在非常少了。
2,next cycle返回的,就是说你给了address后,下一个cycle数据才能在data bus上看
到。
根据你描述的接口应该是异步的sram,这个很少在芯片里用的。当然在外围还是可以用
的,估计是看带宽是否满足你的需要。同步sram的带宽一般都比较大,但是容量有限,
你必须根据你的需求来决定到底是采用哪种。
AHB的总线访问sram,需要写一些glue logic来同时满足ahb bus和sram的时序。
delay2
【在 t******0 的大作中提到】
: 我想设计一个处理单元, 从memory中读出数据,一顿计算后, 结果写回 memory.
: 计划这个memory要用SRAM,(SRAM 是现成产品,不可能自己来实现吧,也不可能综合
: ),我的任务就是设计“处理单元” 和 “与SRAM连接用的interface”。
: 以前没做过这个,真是不知道从何开始啊。。。。。。
: 我目前有如下想法,大侠们帮我看看:
: 1)我已经在网上找了一个sram行为级模块,很简化(Address, Data, CS, OE, WE)只
: 有2个delay参数:收到Address后,经过delay1输出Data; 收到Address后,经过delay2
: 把Data写入MEM。然后我就开始根据它来写verilog代码。(这是正确的设计步骤吗?)
: 目前想要1个CLK周期完成读写操作,可行吗?
: 2)看了一些关于AHB总线的东西,快晕了。。。读写时序太复杂了,根本没有(
同步SRAM的时序主要有两种,主要是针对读的时序:
1,当前cycle返回的,就是说你给address后,马上就能在data bus上看到数据的,这种
现在非常少了。
2,next cycle返回的,就是说你给了address后,下一个cycle数据才能在data bus上看
到。
根据你描述的接口应该是异步的sram,这个很少在芯片里用的。当然在外围还是可以用
的,估计是看带宽是否满足你的需要。同步sram的带宽一般都比较大,但是容量有限,
你必须根据你的需求来决定到底是采用哪种。
AHB的总线访问sram,需要写一些glue logic来同时满足ahb bus和sram的时序。
delay2
【在 t******0 的大作中提到】
: 我想设计一个处理单元, 从memory中读出数据,一顿计算后, 结果写回 memory.
: 计划这个memory要用SRAM,(SRAM 是现成产品,不可能自己来实现吧,也不可能综合
: ),我的任务就是设计“处理单元” 和 “与SRAM连接用的interface”。
: 以前没做过这个,真是不知道从何开始啊。。。。。。
: 我目前有如下想法,大侠们帮我看看:
: 1)我已经在网上找了一个sram行为级模块,很简化(Address, Data, CS, OE, WE)只
: 有2个delay参数:收到Address后,经过delay1输出Data; 收到Address后,经过delay2
: 把Data写入MEM。然后我就开始根据它来写verilog代码。(这是正确的设计步骤吗?)
: 目前想要1个CLK周期完成读写操作,可行吗?
: 2)看了一些关于AHB总线的东西,快晕了。。。读写时序太复杂了,根本没有(
l*o
14 楼
石化还没涨呢,急啥.
k*i
16 楼
我不认为今天早上那一段回调是跳水的先兆
震一震洗浮筹是为了更好的上攻
震一震洗浮筹是为了更好的上攻
p*h
19 楼
记得的,才是活过
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