逻辑芯片，未来15年的路线图

由摩尔缩放实现的系统缩放受到电源和互连带宽等资源稀缺的日益挑战。 这在大数据与即时数据无缝交互的需求下变得更具挑战性（图MM-1）。 即时数据生成需要具有“始终在线”功能的超低功耗设备，同时需要能够即时生成数据的高性能设备。 大数据需要丰富的计算、通信带宽和内存资源来生成客户需要的服务和信息。

国际设备和系统路线图 (IRDS) 的 More Moore IFT (International Focus Team ) 提供了逻辑和内存技术的物理、电气和可靠性要求，以维持大数据、移动和云（例如，物联网 (IoT) 和服务器）应用所需的功率、性能、面积、成本 (PPAC) 扩展 。 对于主流/大批量制造 (HVM)，这是在 15 年的时间范围内完成的。

预计以下系统驱动程序会影响More Moore 逻辑技术：

• 异构集成

• 边缘计算

• 增强现实 (VR/AR)

• 人工智能增强边缘计算和连接（手机、6G、蜂窝、物联网、Wi-Fi、无线连接、智能相机和扬声器）以内容丰富的数据驱动任何数据、任何位置、最高速度和最低功率。

• 企业/云中的 AI 加速器

• 编解码器 ASIC - 24/7/365 连续运行视频和音频（编解码器），最短 5 年

• 网络 – 永远在线，500W 功率范围

• 高级驾驶辅助系统 (ADAS) 芯片 – 自动驾驶

• 用于 AI、图形、HPC 的内存和 IO 解决方案

• 神经处理单元

• 精细间距 3D 堆叠

• 可重新配置的计算结构

• 智能 2.5D 中介层

半导体器件生产的主要部分用于数字逻辑，需要支持两种器件类型的技术平台：1) 高性能逻辑，2) 低功耗/高密度逻辑。 该技术平台的主要考虑因素是速度、功率、密度、成本、容量和上市时间。 More Moore 路线图提供了持续扩展 MOSFET 的实现视图，以便在降低功耗和成本以及大批量生产的情况下保持改进器件性能的历史趋势。

• 高性能计算——在恒定功率密度下的更高性能（受热限制）

• 移动计算——以恒定的功耗（受电池限制）和成本提供更多性能和功能

• 自主传感和计算 (IoT)——旨在减少泄漏和可变性

• 逻辑技术

• 基本规则缩放

• 性能助推器

• 性能-功率-面积 (PPA) 缩放

• 3D集成

• 内存技术

• DRAM 技术

• 闪存技术

• 新兴的非易失性内存 (NVM) 技术

• (P)performance：在标定电源电压下工作频率提高 >10%

• (P)ower：在给定性能下，每次开关的能量减少 >20%

• (A)rea：芯片面积减少 >30%

• (C)ost：晶圆成本增加<30% – 微缩裸片的裸片成本减少15%。

• TOPS（每秒万亿次操作）：吞吐量

• TOPS/W（每瓦 TOPS）：能效

• TOPSxTOPS/W/Area 是能源面积效率指标（又名 EDP：单位面积的能源延迟产品）

• TOPSxTOPS/W/Area 的 2.0-2.4 倍缩放，用于每帧、每次推理、每次训练和/或每个pocket的节点缩放

这些缩放目标推动了该行业进行多项重大技术创新，包括高κ栅极电介质和应变增强等材料和工艺变化，以及在不久的将来，全环栅 (GAA) 等新结构；替代高迁移率通道材料，以及允许异构堆叠/集成的新 3D 集成方案。 这些创新将被快速引入，因此及时理解、建模和实施制造对于该行业至关重要。

值得注意的是，成本指标（芯片成本降低 15%）和每年都需要大量新产品的市场节奏正成为移动和高性能计算行业中越来越重要的目标。由于同时满足严格要求所有品质因数 (FoM：figure-of-merits) 的应用，有必要推进一个有效的工艺技术列表，以将某些器件架构维持到其极限，例如将 finFET 架构推到 2025 年，同时确保快速过渡到 gate-all around 器件，这将持续超过十年。这种方法还将有助于在从一个逻辑代转移到另一个逻辑代时以降低的风险维持成本。

由于多个图案化光刻步骤，当晶圆加工成本随着步骤数量的增加而变得更加昂贵时，这就变得更加困难。 然而，对于相同数量的晶体管，必须在每一代逻辑中将成本降低 15% 以上，这只能通过沟道材料、器件架构、接触工程（contact engineering）和器件隔离等新进展实现间距缩放。 增加的工艺复杂性也必须考虑到整体die成品率。

为了补偿复杂性的成本，需要加速设计效率以进一步扩大面积以达到die成本调整目标。 这些设计引起的比例因子也在 ITRS 系统驱动技术工作组的早期工作中观察到，并被用作校准因子以匹配行业的区域比例缩放趋势。 设计比例因子现在被认为是 More Moore 技术路线图中的关键要素之一。

• 基本规则缩放预计将在 2028 年左右放缓并达到饱和。极紫外 (EUV) 技术将成为基本规则缩放的推动者，同时控制成本并降低工艺复杂性。 预计到 2028 年之后，过渡到 3D 集成和使用Beyond CMOS 器件实现互补的片上系统 (SoC) 功能。

• 基本规则缩放需要与设计技术协同优化 (DTCO) 结构相结合，以适应面积缩减以及收紧限制整体 SoC 面积缩放的关键设计规则。

• 3D 集成的一个主要挑战是如何对系统进行分区以更好地利用设备、互连和子系统，例如内存、模拟和输入/输出 (I/O)。 寄生效应改进将成为 2022 年至 2028 年间节点性能改进的主要旋钮，例如引入低κ器件间隔器。

• SiGe 和 2D 材料通道正变得越来越重要，以补充 Si 通道。

• 控制互连电阻、电迁移(EM) 和随时间变化的介电击穿(TDDB) 限制变得越来越困难。 由于 Cu 势垒的非理想缩放导致较少的金属化体积和表面和晶界界面处的散射增加，互连电阻现已进入指数增加状态。 因此，需要新的阻挡层材料、基于原子层沉积 (ALD) 的阻挡层沉积和/或非铜金属化解决方案。 除了电阻可扩展性之外，TDDB 还对给定低κ电介质的相邻线之间的最小空间施加了限制，从而迫使介电常数（κ 值）缩放速度变慢。

• 预计从 2022 年到 2037 年，六个节点的性能对于有线加载数据路径平均会有所改善，其中大部分改进发生在 2031 年左右从 3 个 GAA 设备过渡到 4 个 GAA 设备时。

• 预计从 2022 年到 2037 年跨越六个节点的片上系统 (SoC) 级面积将有所改善，但节点到节点的平均增幅小于 30%。

• 功率密度对缩放提出了重大挑战，特别是由于 2031 年后的 3D 集成。因此，有必要在设备和架构中考虑热因素。

• 在节点到节点的基础上，平均每次开关减少的能量预计将限制在 20% 以下。 这是缩放的关键挑战，因为电容和电源电压降低速度减慢。

• DRAM 需要保持足够的存储容量，并且需要足够的单元晶体管性能来保持未来的保留时间特性。 如果与引入新技术相比，成本缩放的效率变差，DRAM 缩放将停止，并采用 3D DRAM 单元堆叠结构。 或者，可以采用新的 DRAM 概念。

• 由于阈值电压分布的可控性限制，二维闪存密度不能通过基于电荷的设备的持续缩放而无限增加。 通过垂直堆叠存储层，闪存密度将继续增加，从而导致采用 3D 闪存技术。 由于复杂处理增加的互连和良率损失导致的阵列效率下降是进一步降低每比特成本效益的挑战。目前，128层已经量产，192 层和 256 层也是可能的。

• 铁电RAM (FeRAM) 是一种快速、低功耗和低压非易失性存储器(NVM) 替代品，因此适用于射频识别(RFID)、智能卡、ID 卡和其他嵌入式应用。

  处理难度限制了它的广泛采用。 最近，提出了基于 HfO2的铁电场效应晶体管 (FET)，其铁电性用于改变 FET 的阈值电压 (Vt)，从而可以形成类似于 Flash 的 1T 单元。 如果开发成熟，这可以作为低功耗和非常快的类闪存记忆。

• 自旋转移力矩磁RAM (STT-MRAM) 取代独立的NAND Flash 似乎遥不可及 STT MRAM 现在大多不被视为独立内存，而是嵌入式内存。 STT-MRAM 也将成为替代嵌入式闪存 (NOR) 的潜在解决方案。 这对于低功耗物联网应用来说可能特别有趣。 另一方面，对于其他使用更高存储密度的嵌入式系统应用程序，NOR Flash 预计将继续占据主导地位，因为它仍然具有更高的成本效益，并且能够承受印刷电路板 (PCB) 焊接过程（约 250°C）而不会丢失其预加载代码。

• 3D cross内存已被证明可用于存储类内存 (SCM)，以提高 I/O 吞吐量并降低功耗和成本。 由于包括选择器器件的存储器完全在后道工序 (BEOL) 工艺中制造，因此堆叠多层以降低位成本相对便宜。

• 高密度电阻式RAM (ReRAM) 的开发因缺乏良好的选择器设备而受到限制，因为简单的二极管工作范围有限。 然而，3D cross存储器的最新进展似乎已经解决了这个瓶颈，如果其他技术问题（例如不稳定位）得到解决，ReRAM 可能会取得快速进展。

• PCM 提供了良好的缩放轨迹，克服了诸如 RRAM 中的高可变性和 MRAM 中的低 Ron/Roff 比率等负担。

• 嵌入式内存与计算的更多融合有望通过将数据从内存移至/从计算中移出而导致性能和能量损失，这就是所谓的内存墙问题。 这将引入内存计算 (CIM) 阵列，以在特定的边缘 AI 应用程序中发展。 CIM 阵列还将利用嵌入式 NVM 设备，这些设备可以集成到 BEOL 堆栈中，从而带来更好的占地面积，从而提高 TOPS/mm²指标。

众所周知半导体行业的目标是能够继续扩展技术，以降低功耗和成本来提高整体性能。 组件和最终芯片的性能可以通过许多不同的方式来衡量：更高的速度、更高的密度、更低的功耗、外形尺寸的减少、物料清单的减少、更多的功能等。传统上，尺寸缩放已经足以带来上述这些性能优势，但情况已不再如此。 处理模块、工具、材料特性等对继续扩展提出了艰巨的挑战。 我们已经确定了这些困难的挑战，并在表 MM-5 和表 MM-6 中进行了总结。 这些挑战分为近期的 2022-2028（表 MM-5）和长期的 2029-2037（表 MM-6）。

More Moore 路线图侧重于有效的解决方案，以在缩放尺寸和缩放电源电压下维持性能和功率缩放。 基本规则缩放推动芯片成本降低。然而，这种缩放增加了总负载中寄生的部分，并带来性能和功率缩放的规模收益递减。 因此，有必要关注能够缩放器件和互连寄生参数的技术缩放解决方案。

基本规则（Ground rule）缩放还需要启用 DTCO 构造以适应面积减少以及收紧限制面积缩放的关键设计规则。 由于多重图案化的成本上升和工艺复杂性，EUV 被用作以更少的工艺步骤对图案紧密的基本规则进行补救。 基本规则和设备架构的预计路线图如表 MM-7 所示。 基本规则的演变如图MM-2所示。 不同代工厂和集成设备制造商 (IDM) 之间的节点命名尚未达成共识； 然而，预计的规则表明了符合 PPAC 要求的技术能力。 基本规则中的关键参数是栅极间距、金属间距、鳍间距、栅极长度和 3D 层堆叠能力，它们是核心逻辑区域缩放的重要因素。

仅靠基本规则缩放不足以缩放单元高度，我们有必要将设计比例因子付诸实践。 例如，标准单元高度将通过缩放标准单元中有源器件的数量/宽度以及缩放辅助规则（例如尖端到尖端、扩展、P-N 分离和最小面积规则）来进一步降低。

类似地，可以通过关注关键设计规则（例如边缘鳍处的鳍终止等）并启用诸如 contact-over-active 等结构来减小标准单元宽度。 此外，需要仔细选择接触结构，以降低结处电流密度增加的风险。 预计在 2028 年后，P 和 N 设备可以相互堆叠，从而进一步减少。

标准单元扩展的趋势如图 MM-3 所示。

2031 年之后，2D 几何缩放没有空间，此时将需要使用顺序/堆叠集成方法对电路和系统进行 3D 超大规模集成 (VLSI)。 这是因为没有放置触点的空间，而且栅极间距缩放和金属间距缩放导致性能恶化。 由于静电恶化，预计物理沟道长度将在 12nm 左右饱和，而栅极间距减小为器件接触保留足够的宽度（~14nm），提供可接受的寄生效应。间距缩放的这一缺点已通过双栅极间距处理得到妥协，其中松间距设备用于高性能单元，而紧间距设备用于高密度单元。

3D VLSI 有望为目标节点带来 PPAC 收益，并为异构和/或混合集成铺平道路。这种 3D 集成的挑战是如何对系统进行分区，以更好地利用设备、互连和子系统，例如内存、模拟和 I/O。 这就是为什么在 2031 年之后需要进行功能扩展和/或重大架构更改的原因。Beyond CMOS 和专业技术设备/组件有望将系统扩展到所需的单位功率密度和单位立方体的高系统性能。

为了在低电压下保持微缩，近年来微缩专注于额外的解决方案以提高性能，例如使用向沟道引入应变；压力助推器（stress boosters）； 高κ金属栅极； 降低接触电阻，改善静电。 这样做是为了补偿栅极驱动损耗，同时需要降低高性能移动应用的电源电压。

表 MM-8 显示了设备架构、关键模块和性能提升器的路线图概述：

直到 2025 年，FinFET 仍然是可以持续扩展的关键器件架构。静电和鳍片减少（即增加鳍片高度，同时减少单位面积的鳍片数量）仍然是提高性能的两种有效解决方案。 由于收紧设计规则，预计寄生效应改进将继续作为性能改进的主要旋钮。

据预测，寄生效应仍将是关键路径的性能。 为了降低电源电压，需要过渡到 GAA 结构，例如横向纳米片，以通过改进的静电来维持栅极驱动。 顺序集成将允许通过采用单片 3D (M3D) 集成将设备堆叠在一起。 扩展重点将从提高单线程性能转向降低功耗，然后发展到高度并行的 3D 架构，允许低 Vdd 操作和更多嵌入单位立方体体积的功能。有源区部分的挤压将使其他设计规则成为设计缩放中的瓶颈，例如为电源轨预留的区域预计将通过器件接触层下方的背面轨埋入，以将其分配给额外的单元内布线。

在设备架构发生变化的同时，后续模块也有望不断发展。 这些可能包括：沟道材料从 Si 演变为 SiGe、Ge、2D 材料； 接触模块从硅化物演变为提供更低肖特基势垒高度 (SBH) 的新型材料，环绕式接触集成方案可增加接触表面积。

以下是这些方案的列表：

如前所述，finFET 可能会持续到 2025 年。到 2022 年之后，预计将开始向横向 GAA 器件过渡，并有可能演进到涵盖诸如 3D 混合逻辑存储器应用等应用。 这种情况是由于鳍宽度缩放（饱和 Lgate 缩放以维持静电控制）和接触宽度的限制。 寄生电容损失、有效驱动宽度 (Weff) 和替代金属栅极 (RMG) 集成对采用 GAA 提出了挑战。 器件架构的预计演变如图 MM-4 所示。FinFET 和 GAA 架构不仅导致完全耗尽的沟道，而且导致完全反转的沟道（volume inversion）。 预计互补 FET (CFET) 将是 3D 形式横向 GAA 的后续发展，其中 P 器件将堆叠在 N 器件上。

体硅仍将是主流衬底，而绝缘体上硅 (SOI) 和SRB (strain-relaxation-buffer) 将用于支持更好的隔离（例如，RF 协集成）和高迁移率的无缺陷集成沟道。

Ge 和 III-V 等高迁移率材料有望通过提高本征迁移率一个数量级来增加驱动电流。 随着栅极长度的缩放，由于速度饱和，迁移率对漏极电流的影响变得有限。另一方面，每当栅极长度进一步缩小时，载流子传输就会变成弹道（ballistic）。 这允许载流子的速度，也称为“注入速度”，随着迁移率的增加而缩放。 由于较低的有效质量，具有大部分弹道的漏极电流增加了注入速度，因此导致漏极电流的增加。

然而，高迁移率器件的低有效质量实际上会在更高的电源电压下导致高隧道电流。 这可能会降低 III-V 族器件在功函数调整（例如，阈值电压增加）后的有效性能，以降低泄漏电流（Ioff）以补偿隧道电流。

高迁移率沟道的另一个考虑因素是较低的密度状态。 电流与通道中漂移速度和载流子浓度的乘积成正比。 这需要正确选择栅极长度 (Lg)、电源电压 (Vdd) 和器件架构，以便最大化这种倍增，其中这些参数的选择将因所用沟道材料的类型而异。 这都需要整体解决。

高移动性沟道很可能会以专用于高性能功能的 3D 堆叠层的形式出现，例如高速 IO、大电流模拟驱动器、RF、光子器件、电源管理等，这不需要遵循积极的尺寸缩放。 在整个系统中改进性能和启用新功能需要权衡成本，这取决于对新工具和晶圆厂基础设施的大量投资。

另一方面，增加采用高迁移率沟道的垂直堆叠纳米片的数量可以在减少占地面积的情况下实现非常高的性能。

在过去十年中，应变工程已被用作最有效的解决方案之一，如 32 纳米节点和更早的节点 所示。 然而，这些压力源的影响可能无法直观地外推到较新的节点。 随着栅极间距的缩小，源极/漏极外延 (S/D EPI) 接触和应变松弛缓冲器 (SRB) 上的 SiGe 仍然是有效的助推器，可在高迁移率沟道材料上将迁移率扩大一倍以上. 用于 PMOS 的 SiGe 通道和用于 NMOS 的应变 Si 通道已经在使用 SRB [ 的 7nm CMOS 平台和环栅器件上成功演示。

其他应变工程技术还包括栅极应力源和接地平面应力源，它们采用 NMOS 的有益垂直应力分量。 降低寄生器件电阻将源极/漏极串联电阻控制在可容忍的范围内将变得越来越困难。 由于电流密度的增加，同时具有更小尺寸的更低电阻的需求提出了巨大的挑战。

据估计，在当前技术中，串联电阻会使饱和电流降低 40% 或更多。 随着栅极间距缩放，外部电阻对驱动电流的影响预计会变得更糟。此外，通过缩放增加互连电阻预计需要器件接触的电阻值低得多。

为了最大限度地发挥高迁移率沟道在漏极电流中的优势，降低接触电阻变得更加重要。硅化物触点无法通过栅极间距缩放来保持所需的接触电阻降低以及通过改进驱动来降低沟道电阻。 金属-绝缘体-半导体 (MIS) 触点实现了一种有前途的减少，它利用金属和半导体界面之间的超薄电介质。 这降低了费米能级钉扎，因此降低了肖特基势垒高度 (SBH) 。 这种 SBH 减少是由于金属感应带隙态 (MIGS) 的指数衰减引起的，该指数衰减在电介质的带隙中引起电荷密度积累。

器件的栅极和源极/漏极端子之间的寄生电容预计会随着技术规模的扩大而增加。 事实上，每当考虑标准单元上下文时，该组件变得比沟道电容相关的负载更重要，并且由于堆叠设备之间未使用的空间而在 GAA 结构中甚至更高。 需要关注低 κ 间隔材料，甚至空气间隔。 这些仍然需要为 S/D 接触形成提供良好的可靠性和蚀刻选择性 。

此外，通过增加器件高度（鳍片/纳米片堆叠）来提高 finFET 或横向 GAA 器件交流性能存在很大限制。 每个开关的能量与延迟关系似乎很快就会饱和，然后随着器件高度的增加而下降。 关键寄生改进的缩放趋势如图 MM-4 所示。

如果在增加鳍片高度或堆叠 GAA 器件的数量的同时可以积极地缩放器件间距，FinFET 和横向 GAA 器件可以在单位面积上实现更高的驱动（通过在三维中启用驱动）。 这将增加单位封装内的驱动力，但会在栅极和触点之间的边缘电容与串联电阻之间产生折衷。 这种减少鳍片数量同时通过增加鳍片高度来平衡驱动器的趋势被定义为鳍片减少策略，它也同时降低了标准单元高度，因此也减少了整体芯片面积。互补 FET 将进一步扩展每个占位面积的驱动器 在 N 上堆叠 P 设备，反之亦然。 这将大大增加单位占地面积上的设备数量。

FinFET 提供良好的静电完整性，因为它的高窄沟道由三侧的栅极控制，可以放宽鳍片厚度的缩放要求。结形成工程（Junction formation engineering）、EOT 缩放和Dit (density of interface traps) 减少是维持沟道中静电控制的潜在解决方案。 LGAA 器件通过从器件通道的所有侧面提供栅极控制，带来比 finFET 更好的静电特性。 由于器件相互堆叠，器件之间的间距需要保持较小，以减少源极/漏极和栅极之间的寄生电容，同时仍为栅极电介质和 Vt 调节功函数金属沉积留出足够的空间。

除了静电引起的沟道泄漏外，还有其他潜在的泄漏源，例如sub-fin泄漏或穿通（punchthrough）电流。 该漏电流从源极流过鳍片的底部到漏极。 由于 Ge 的有效质量低，这在 SiGe 和 Ge 沟道中变得更成问题。 沟道下方的平面掺杂、电介质隔离和量子阱可能会解决此泄漏问题； 因此改善静电。

减少可变性将进一步允许电源电压 (Vdd) 缩放。 控制沟道长度和沟道厚度对于保持通道中的静电非常重要。 例如，这需要控制鳍片的轮廓和光刻工艺，以降低 CD 均匀性 (CDU)、线宽粗糙度 (LWR) 和线边缘粗糙度 (LER)。 无掺杂通道和低变化功函数金属将减少阈值电压的变化。随着高迁移率材料的引入，需要栅叠层钝化来减少与界面相关的变化并保持静电和迁移率。

对于互补的 SoC 如如存储器选择器、交叉开关（cross-bar switch）等功能，MOSFET 缩放可能变得无效和/或成本非常高。全新的非 CMOS 类型的逻辑器件甚至可能是新的电路架构是潜在的解决方案。

理想情况下，此类解决方案可以集成到基于 Si 的平台上，以利用已建立的处理基础设施，并能够将 Si 设备（例如存储器）包含在同一芯片上。 即使是 Beyond CMOS 技术和/或计算的早期采用也可能在 2028 年左右被铁电 FET、BEOL 氧化物晶体管、IGZO 和/或用于超低功率应用的 2D 材料以及用于神经形态应用的忆阻器采用。

预计路线图逻辑核心器件的电气规范列于表MM-9。此版本的More Moore路线图包括More Moore 平台器件的逻辑和模拟规范。 模拟规格源自逻辑器件的器件目标，但这可能需要放宽同一晶圆上接触的多晶硅间距，以允许更长的沟道长度。 还会有可靠性和匹配等考虑因素，其中需要降低性能目标以努力满足这些并发目标，例如通过堆叠设备增加过驱动电压。

晶体管的一个重要速度指标是固有延迟 (CV/I)，其中 C 包括栅极电容加上栅极边缘电容。 已发现这些边缘电容大于沟道区域上的固有电容。 这需要对设备中的寄生组件进行建模。 通道上的总边缘电容与栅极电容的比率随着缩放而增加。

为了捕获线载数据路径的行为以将设备参数连接到 SoC，我们使用基于环形振荡器的电路模型，其中每个级都使用驱动线载的 D4 反相器实现，其分支驱动三个 D4 反相器。

在此数据路径模型中，每个阶段的延迟由下面给出的 Elmore 表达式近似计算：

其中 Rdr 是驱动器的电阻，Cint 是驱动器输出端的电容，Rw 是导线电阻，Cw 是导线电容，Cout 是由于栅极连接到负载而产生的负载电容。 对于超过 10nm 的逻辑技术，通常发现主导项是 Rw*Cout。 这意味着如果互连的寄生电阻没有改善和/或标准单元的寄生负载没有减少，那么增加驱动器强度也无济于事。

还可以使用目标紧凑模型（例如虚拟源模型 (VSM)）提取电路级参数，例如延迟和每级功率，这是来自麻省理工学院的开源分布。 此建模的详细信息以及互连如何在标准单元上下文中与设备耦合，我们可以在文章进行了解释。在表 MM-10 中，我们展现了 PPA 指标的预计缩放以及标准单元和位单元布局特征（例如，活动设备的数量、Weff 等） 。

由于线电阻对性能的负面影响，特别是在 2028 年之后，预计从 2022 年到 2037 年跨六个节点的性能扩展对于具有线负载的数据路径会有温和的增加。我们还考虑了线长（Wirelength）减少作为面积缩放转换的函数，以减少与导线相关的负载电容和电阻。 预计 2031 年之后，由于 3DVLSI，线长将进一步减少。

预计每次开关减少的能量将变得有限。 这主要是通过鳍片/器件减少来实现的，这也使单元高度降低，从而带来了导线和单元相关电容的缩放。 我们还认为如 contact-over-active、单扩散断裂、N 和 P 之间的介电间隔等 DTCO 构造，将进一步减小标准单元宽度。 路由门（Routed gate）密度在 2028 年之前得到改善。在 2031 年之后，预计通过顺序/堆叠集成（全尺寸 3DVLSI）进行的 3D 扩展将进一步保持每单位立方体功能数量的扩展。

由于标准单元和位单元密度在节点到节点的基础上有所提高，因此可以在给定的 SoC 封装中集成更多功能。假设移动 SoC 集成的足迹会跨代增加，因为新添加的功能超过了缩小的范围。

因此，内存数量以及图形处理单元 (GPU) 处理器和神经处理单元 (NPU) 分别遵循 SRAM 和标准单元的密度缩放，如果更多并行架构的趋势继续下去。 另一方面，每个节点的中央处理单元 (CPU) 数量是基于假设的节点到节点吞吐量缩放 1.7 倍来确定的。

换句话说，系统时钟频率的改善较少将意味着需要更多的 CPU 才能达到吞吐量目标。 由于 DTCO、横向纳米片的进步，随后是器件堆叠（例如 P-over-N）和 3D VLSI，相同功能的 SoC 足迹比例因子仍然可以保持。逻辑技术的集成能力显示在图 MM-6（NAND2 等效标准单元密度以及位单元密度的数量）

表MM-11给出了SoC的预计功率和性能扩展。

由于增加的寄生效应和有限的栅极驱动 (Vgs-Vt) 作为比例函数，预计时钟频率只会略有提高。 2028 年之后，堆叠器件数量的增加、低 k 材料和 3D-VLSI 有助于通过 3D 中的单元分割来减少线长。 此外，如果芯片需要在恒定功率密度下运行，热（增加功率密度）约束会降低平均频率。 基本上，如果不采取任何措施来缓解热问题，则需要更频繁地节流 CPU 以保持相同的功率密度。 由于电源电压 (Vdd) 的放缓和电容缩放在路线图末尾的放缓，功率降低的速度趋于平坦。 ITRS 系统驱动程序技术工作组也讨论了这种关于功率受限 CPU 吞吐量扩展的观点。 图 MM-7 显示了频率、面积和能量方面的这些趋势对面积效率性能 (TOPS/mm2) 和能效性能 (TOPS/W) 等系统指标的影响。

互连线面临的最大挑战是引入满足导线导电性要求、降低介电常数并满足可靠性要求的新材料。至于导电性，必须减轻尺寸效应对互连结构的影响。 未来有效的 κ 要求排除了对双镶嵌结构使用沟槽蚀刻停止。尺寸控制是当前和未来几代互连技术的关键挑战，由此产生的蚀刻困难挑战是在低 κ 介电材料中形成精确的沟槽和通孔结构，以降低电阻电容 (RC) 的可变性。用于集成的镶嵌方案需要严格控制图案、蚀刻和平面化。

为了获得最大性能，互连结构不能在不产生不希望的 RC 退化的情况下容忍配置文件的可变性。 这些尺寸控制要求对用于测量高纵横比结构的高通量成像计量提出了新的要求。 还需要新的计量技术来在线监测附着力和缺陷。 更大的晶圆和限制测试晶圆的需求将推动更多原位过程控制技术的采用。 表 MM-12 突出显示并区分了最主要的挑战，而表 MM-13 显示了互连扩展路线图。

预计铜 (Cu) 仍将是互连金属的首选解决方案，至少到 2028 年仍是如此。而非铜解决方案（例如 Co 和 Ru）预计将用于局部互连 (M0)。 另一方面，由于电迁移的限制，局部互连（中间线 (MOL)）、M1 和 Mx 层将嵌入非铜解决方案，例如钴 (Co)，特别是对于通孔，由于它具有更好的集成窗口，可以在 EM 性能之上填充狭窄的沟槽，并且与缩放尺寸的 Cu 相比，它具有更低的电阻。 尽管由于 Cu 中的电子散射或非 Cu 溶液（例如 Co）中较高的体电阻率导致的电阻率增加已经很明显，但是分层布线方法（例如线长度与宽度的比例缩放）仍然可以克服该问题。

Cu 布线阻挡材料必须防止 Cu 扩散到相邻的电介质中，而且还必须与 Cu 形成合适的高质量界面以限制空位扩散并实现可接受的电迁移寿命。 Ta(N) 是一种众所周知的工业解决方案。 尽管等离子气相沉积 (PVD) 沉积的 Ta(N) 的缩放比例有限，但可以通过化学气相沉积 (CVD) 或原子层沉积 (ALD) 沉积的其他氮化物，例如 Mn(N)，最近引起了人们的关注。 至于新兴材料，自组装单分子层（SAM）被研究为下一代的候选材料。

由于可制造性问题，IMD κ 值的降低正在放缓。 低 k 材料较差的机械强度和粘附性能阻碍了它们的结合。 CMP 过程中的分层和损坏是开发早期的主要问题，但对于大规模生产，还必须达到承受组装和封装过程中施加的应力所需的硬度和粘合性能。 与高度多孔的超低 κ (κ ≤ 2) 材料集成相关的困难变得更加明显，气隙（air-gap）技术是降低层间电容的替代途径。 作为新兴材料，金属有机骨架（MOF：metal organic framework）和碳有机骨架（COF：carbon organic framework）可以提倡。

在路线图的早期版本中已经建立了一个有效的缩放模型，其中假设空隙位于互连线的阴极端，该互连线包含单个过孔，其漂移速度由界面扩散决定。该模型预测寿命与 w 成比例 *h/j，其中 w 是线宽（或通孔直径），h 是互连厚度，j 是电流密度。

尽管几何模型预测每一代新产品的寿命都会减少一半，但它也会受到互连尺寸的微小工艺变化的影响。 Jmax（最大等效直流电流密度）和 JEM（电迁移极限处的直流电流密度）受互连几何形状的限制缩放。 由于互连横截面的减小和最大工作频率的增加，Jmax 随着缩放而增加。

在过去几年中，人们积极讨论了克服窄线宽寿命缩短的实际解决方案。 最近的研究表明，晶粒结构在促进漂移速度以及 45 纳米节点以外的 EM 可靠性方面发挥着越来越重要的作用。 具有 Cu 合金种子层（例如，Al 或 Mn）的工艺解决方案已被证明是延长使用寿命的最佳方法。 其他方法是插入薄金属层（例如，CoWP 或 CVD Co）在 Cu 沟槽和电介质 SiCN 势垒之间以及短长度效应的使用。 短长度效应已有效地用于扩展导线的载流能力，并主导了互连的电流密度设计规则。

基本上，介电可靠性可以根据故障路径和机制进行分类，如图 MM-8 所示。 虽然已经确定了大量因素和机制，但物理理解还远未完成。 例如，在直接影响 Vmax（或最小电介质间距）估计的 TDDB 寿命建模中，有必要正确考虑 LER、电压依赖性等。

在讨论完互联带来的挑战以后，3D异构集成又是我们关注的另一个关键点。

每个逻辑工艺都需要添加新功能以保持单价不变（以保持利润率）。 但由于以下挑战，这变得越来越困难：

• 留在板上/系统上以共同集成的功能更少

• 按功能专门化的异构内核——每个专用内核都需要专门的性能改进要求

• 封装外存储器——与逻辑共同集成的成本很高，技术与基线 CMOS 不兼容（可能需要晶圆/芯片级堆叠）

到目前为止，通过同时缩放栅极间距、金属间距和单元高度缩放，已经能够降低芯片成本。 预计这将持续到 2028 年，这将伴随着细间距 3D 堆叠组装，例如 ubump 堆叠和混合键合 。

3D 器件（例如，finFET、横向 GAA 和 CFET）和 DTCO 构造在单元和物理设计中可能会追求单元高度缩放。然而，由于电气/系统优势的减少以及 SoC 级面积减少/成本的减少，预计这种缩放路线将面临更大的挑战。因此，有必要寻求 3D 集成路线，例如器件堆叠、细间距层转移和/或单片 3D（或顺序集成）。这些追求将保持系统性能和功率增益，同时可能保持成本优势，例如在其他地方处理昂贵的非缩放组件并使用适合每层功能的最佳技术。

3D 堆叠路线应考虑已知良好的die分类和测试方法，以提高堆叠良率，其中由于测试和晶圆分类挑战，晶圆到晶圆堆叠需要对每个堆叠晶圆进行非常高的良率工艺。 在裸片堆叠中添加更多异质性需要仔细规划层的划分方式，例如在逻辑裸片之上放置较小的 I/O 裸片将需要逻辑裸片中的大量 2D 布线以扇入来自相应逻辑块的连接逻辑层到上面 IO 层中的 I/O。此路由本身会在逻辑层中引入一些面积损失。总体权衡还应包括组装/堆叠良率和额外的晶圆工艺步骤，例如TSV、晶圆减薄、Cu 垫/uBump 处理。

3DVLSI 可以在栅极或晶体管级布线。 3DVLSI 提供了堆叠层的可能性，从而在层级实现高密度接触（每平方毫米高达数百万个通孔）。 由于导线长度的减少，栅极级别的分区允许 IC 性能提高，同时通过在 pFET 上堆叠 nFET（或相反）在晶体管级别进行分区，从而实现两种类型晶体管的独立优化（通道材料/基板方向的定制实现） /沟道和升高的源/漏应变等），同时与平面协同集成相比能够降低工艺复杂性，例如在 SiGe pFET 之上堆叠 III-V nFET。 这些高迁移率晶体管非常适合 3DVLSI，因为它们的工艺温度本来就很低。

3DVLSI 具有高接触密度，还可以实现需要与高密度 3D 通孔进行异构协同集成的应用，例如用于气体传感或高度微型化成像器的带有 CMOS 的 NEMS。 集成器件堆叠器件（例如 N 上的 P 器件）以解耦沟道工程（例如 PMOS 的 Ge 沟道）以获得更好的性能的势头很大。 然而，通过自由选择更好的衬底实现的更高层的更好性能应该考虑到与最底层的设备相比，由于在较低的温度预算下处理它们而导致的潜在性能下降。

为了解决从 2D 到 3DVLSI 的过渡，路线图中计划了以下几代产品：

• 方法：细间距电介质/混合键合和/或倒装芯片组装

• 机遇：减少系统材料清单、异构集成、高带宽和逻辑上的低延迟内存

• 挑战：设计/架构分区、配电网络、热

• 方法：顺序集成

• 机会：减少标准单元和/或位单元的 2D 足迹

• 挑战：最小化互连开销是 N&P 实现低成本的关键

• 方法：顺序集成和/或晶圆转移

• 机会：2D 面积增益，逻辑和内存之间更好的连接，从而实现系统延迟增益。

• 挑战：如果使用堆叠方法，解决较低层互连的热预算，重新审视高速缓存层次结构和应用程序要求、电源和时钟分配

• 机会：为设计师提供更多自由并允许整合高流动性渠道，将非缩放组件推到另一层、IP 重用、可扩展性、高级 IO 电压支持节点

• 挑战：热预算、可靠性要求、电源和时钟分配

• 方法：顺序集成和/或晶圆转移

• 机会：除了 CMOS 替代之外的补充功能，例如神经形态、高带宽存储器或包含有利于 3D 的新数据流方案的纯逻辑应用程序连接。 应用示例包括神经形态结构中的图像识别、宽 IO 传感器接口（例如 DNA 测序、分子分析）和高度并行的内存中逻辑计算。

• 挑战：构建低功耗低频和高度并行接口的应用程序可以利用，将应用程序映射到非冯·诺依曼架构。

在逻辑缩放的过程中，我们还需要考量到缺陷要求和设备可靠性。

首先看前者，More Moore缩放需要增加金属化层的数量，如果图案技术没有进步，我们需要增加掩模数量。 从 193i 光刻到 EUV 的预期过渡将有可能节省掩模。 然而，由于 3D 集成的前端 (FEOL) 和中线 (MOL) 集成对金属化和重复掩模的需求增加，预计掩模数量将在 2031 年之后增加。 这反过来会增加工艺的复杂性，从而增加缺陷率 (D0) 的要求。 所需的 D0 水平预计会显著降低（表 MM-16）。

再看后者。

可靠性是几乎所有集成电路用户的重要要求。 由于 (1) 缩放，(2) 新材料和设备，(3) 要求更高的任务配置文件（更高的温度、极端寿命、高电流），以及 (4) 越来越多的限制，实现所需可靠性水平的挑战正在增加时间和金钱。

与此同时，由于需要在短时间内引入多项重大技术变革，这些可靠性挑战将变得更加严峻。 变化之间的相互作用会增加理解和控制故障模式的难度。此外，必须同时处理几个主要问题会占用有限的可靠性资源。

可靠性要求高度依赖于应用。 对于大多数客户而言，尽管大规模技术变革存在固有的可靠性风险，但在未来 15 年内仍需要保持当前的总体芯片可靠性水平（包括封装可靠性）。 但是，也有一些利基市场需要提高可靠性水平。 需要更高可靠性级别、更恶劣环境和/或更长使用寿命的应用比主流办公和移动应用更难。 请注意，由于缩放，恒定的整体芯片可靠性水平需要每个晶体管的可靠性不断提高。 满足可靠性规范是一项关键的客户要求，未能满足可靠性要求可能是灾难性的。

表 MM-14 列出了近期最主要的可靠性挑战。 第一个近期可靠性挑战涉及与 MOS 晶体管相关的故障机制。故障可能是由于栅极电介质的击穿或器件参数（如阈值电压和漏电流）的退化超出可接受的限度而引起的。 失败时间随着扩展而减少。根据电路的不同，可能需要多次软击穿才能产生 IC 故障，或者电路可能会运行更长时间，直到初始退化点发展为“硬”故障。 与阈值电压相关的故障主要与在反转状态下的 p 沟道晶体管中观察到的负偏置温度不稳定性和 n 沟道晶体管中类似的正偏置温度不稳定性有关。 增强最终产品可靠性的老化选项可能会受到影响，因为它可能会加速负偏置温度不稳定性 (NBTI) 变化。

IC 用于各种不同的应用。 有一些特殊应用对可靠性特别具有挑战性。首先，在某些应用中，环境使 IC 承受的压力比典型的消费或办公应用中的压力大得多。例如，汽车、军事和航空航天应用使 IC 承受极端温度和冲击。此外，航空和天基应用也有更恶劣的辐射环境。 再者，基站等应用要求 IC 在高温下连续工作数十年，这使得加速测试的使用受到限制。

其次，有重要的应用（例如，植入式电子、安全系统），其中 IC 故障的后果比主流 IC 应用大得多。 一般来说，按比例缩小的 IC 不太“稳健”，这使得满足这些特殊应用的可靠性要求变得更加困难。 存储器、能量收集和能量存储设备表现出它们特定的退化模式，这可能与晶体管的退化模式有很大不同，特别是突然击穿而没有预先退化的迹象。 神经形态和量子计算等新的计算范式对设备特性的稳定性/漂移提出了额外的要求。

可靠性工程的核心是每个故障机制的寿命分布。 对于低故障率要求，我们对故障时间分布的早期范围感兴趣。随着缩放（例如，掺杂原子的分布、化学机械抛光 (CMP) 变化和线边缘粗糙度），工艺可变性有所增加。 同时，关键缺陷的尺寸随着缩放而减小。 这些趋势将转化为故障分布的时间分布增加，从而导致首次故障时间缩短。 我们需要开发可靠性工程软件工具（例如，屏幕、资格和可靠性感知设计）来处理设备物理特性可变性的增加，并实施严格的统计数据分析以量化可靠性预测的不确定性。

使用 Weibull 和对数正态统计分析故障可靠性数据已经很成熟，但是，不断缩小的可靠性裕度需要更加仔细地关注统计置信区间，以便量化风险。由于新的故障物理机制（例如相关缺陷生成）可能导致与 Weibull 分布的显着偏差，从而使错误分析变得不直接，这使情况变得复杂。 偏置温度不稳定性 (BTI) 和热载流子退化等几个可靠性过程的统计分析目前在实践中尚未标准化，但可能需要对电路故障率进行准确建模。

单一的长期可靠性困难挑战涉及设备、结构、材料和应用中新颖的、颠覆性的变化。 对于此类颠覆性解决方案，目前几乎没有（如果有的话）可靠性知识（至少就它们在 IC 中的应用而言）。 这将需要付出大量努力来调查、建模（寿命分布的统计模型和寿命如何取决于应力、几何形状和材料的物理模型），并应用所获得的知识（新的内置可靠性、设计可靠性） 、屏幕和测试）。 开发这些新的可靠性能力的时间和金钱似乎也可能少于历史记录。因此，破坏性材料或设备会导致可靠性能力的破坏，并且需要大量资源来开发这些能力。

满足要求的最有效方法是在每一代新技术的开发开始时提供完整的内置可靠性和可靠性设计解决方案。这将能够找到最佳的可靠性/性能/功率选择，并能够设计出始终具有足够可靠性的制造工艺。 不幸的是，如今这些能力存在严重差距，而且这些差距在未来可能会变得更大。 惩罚将是可靠性问题的风险增加和推动性能、成本和上市时间优化的能力降低。

人们普遍认为，最终的纳米级设备从一开始就具有高度的变异性和高比例的非功能性设备。 这被视为纳米级设备的固有特性。 因此，设计人员将不再可能考虑“最坏情况”的设计窗口，因为这会严重危害电路的性能。因此，为了解决这个问题，需要对电路和系统设计进行彻底的范式改变。

虽然我们还没有做到这一点，但可变性的增加显然已经是一个可靠性问题，正在考验大多数制造商的能力。 这是因为可变性降低了寿命预测的准确性，迫使测试的设备数量急剧增加。 可变性和可靠性之间的耦合正在挤压扩展的好处。

在某个时候，也许在路线图结束之前，确保大型集成电路中的每一个晶体管都在规格范围内运行的成本可能会变得太高而不实用。 因此，可能需要改变如何实现产品可靠性的基本理念。 这个概念被称为弹性，即应对压力和灾难的能力。

一种可能的解决方案是在电路中集成所谓的解决方案和监视器，这些电路是感测性能即将耗尽的电路部件，然后在运行期间可以改变电路的偏置。 需要进一步探索和开发此类解决方案。 最终，将需要能够动态重新配置自身以避免故障和故障设备（或更改/改进功能）的电路。

由于新材料的激增，可靠性评估变得越来越复杂； 调整到各种具体应用； 以及更短的工艺开发周期，可以通过更多地使用基于物理的微观可靠性模型在一定程度上得到缓解，这些模型与材料结构模拟相关联，并考虑原子级的退化过程。 这种模型的需求正在慢慢得到更广泛的认可，它将减少我们对统计方法的依赖。

如上所述，这种方法既昂贵又耗时。 这些模型可以提供额外的优势，因为它们可以相对容易地集成到紧凑的建模工具中，并且在应用于特定产品之前只需要进行有限的校准。

一些小的变化可能已经在悄然发生。 第一步可能只是微调可靠性要求以削减多余的余量，甚至可能具有特定于产品的可靠性规范。 更复杂的方法涉及容错设计、容错架构和容错系统。 这方面的研究大大增加。 然而，器件可靠性与系统可靠性之间的差距非常大。 强烈需要进行设备可靠性调查以解决对电路的影响。 最近增加使用电路，例如SRAM 和环形振荡器着眼于许多已知器件的可靠性问题是一个好兆头，因为它同时解决了电路灵敏度以及可变性的问题。

我们需要更多的设备可靠性研究来解决电路和系统方面的问题。 例如，大多数设备可靠性研究都是基于准直流测量。 目前还没有关于电路运行速度下退化对器件影响的大量研究。 这种测量速度上的差距使得对器件退化对电路性能的影响进行建模变得困难且具有风险。

同时，我们必须满足常规的可靠性要求。 这意味着深入了解每个故障机制的物理学和强大实用的可靠性工程工具的开发。 从历史上看，在新一代技术开始生产之前需要很多年（通常是十年）才能开发所需的功能（研发是在表征故障模式、推导经过验证的预测模型以及开发可靠性和可靠性 TCAD 工具设计方面进行的） 鉴定技术的能力有所提高，但仍存在显着差距。

可靠性能力的赶超需要可靠性研发应用的大幅增加和在比历史时间尺度短得多的时间内获得所需能力的聪明之处。 需要针对每种故障机制开发快速表征技术、验证模型和设计工具。 新材料（如备用沟道材料）的影响需要特别注意。 开发可靠性工具的设计可能需要取得突破，这些工具可以在合理的时间内对大部分 IC 进行高保真度仿真。 如上所述，还需要增加可靠性资源来应对短时间内引入的大量重大技术变革。

需求显然很多，但一个具体的需求是最佳可靠性评估方法，该方法将提供相关的长期退化评估，同时避免可能产生误导结果的过度加速测试。 这种需求是由工艺裕度的降低和可变性的增加驱动的，这大大降低了标准样本量的寿命预测的准确性。 同时对大量设备施加应力的能力是非常可取的，特别是对于长期可靠性表征。 以可管理的成本做到这一点是一项非常难以应对的挑战，并且随着我们迁移到更先进的技术节点而变得越来越难。 解决这个问题急需突破测试技术。

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