HBM4E争夺战，提前打响

半导体存储器技术研发国际会议2024年IEEE第16届国际存储器研讨会（IMW 2024）于2024年5月12日（当地时间）在韩国首尔开幕。

会上，SK hynix就超宽带DRAM模块技术“HBM（高带宽内存）”的现状和未来做了分析。需要清掉一下，SK海力士目前被称为最大的HBM模块供应商。

HBM模块是高性能计算（HPC）的必备存储器，尤其是AI领域的高速机器学习训练。HBM模块的未来性能将对AI未来的性能产生相当大的影响。

第一代 HBM 模块（“HBM1”）于 2014 年实现商业化，今年是 10 周年。最新一代是第五代（“HBM3E”），于 2024 年开始量产。这意味着它在过去10年里已经改进了四次。在此期间，DRAM芯片存储容量从2Gbit增加了12倍到24Gbit，模块存储容量从1GB增加到36GB，增加了36倍，最大输入/输出带宽从128GB/s增加到1.18TB/s，提升了9.2。倍。

模块存储容量的快速增长不仅是由于DRAM裸片存储容量的扩大，还与堆叠DRAM裸片数量的增加有关。在 HBM1 中，堆叠 DRAM 芯片的最大数量为四个。在最新的 HBM3E 中，DRAM 芯片堆栈的数量增加了两倍，达到 12 个。

2026年，该公司计划将下一代“HBM4”模块商业化。与当前最新一代“HBM3E”相比，存储容量增加了1.5倍，达到48GB，最大输入/输出带宽增加了1.4倍，达到1.65TB/s。DRAM 芯片的存储容量仍为 24Gbit。通过将堆叠的 DRAM 芯片数量增加 1.5 倍至 16 个，模块的存储容量得到增加。

另一方面，单位存储容量的功耗也降低了。据说与“HBM3E”相比约为70%。降低功耗的一个主要贡献是将输入/输出引脚的数量（总线宽度）加倍。在“HBM3E”之前，共有 1,024 个引脚，但“HBM4”则将其增加了一倍，达到 2,048 个引脚。由于输入/输出带宽为1.5倍，原则上输入/输出电路的工作频率将低至0.75倍。这减少了操作期间的功耗。

此外，电源电压从“HBM3E”的内部电路的1.1V和输入/输出电路的1.1V降低到“HBM4”的内部电路的1.05V和输入/输出电路的0.8V。这也有助于降低单位存储容量的功耗。在HBM3E以下的模块中，底层逻辑芯片（包括输入/输出电路）占总功耗的40%左右。通过将电源电压从1.1V降压至0.8V，逻辑芯片的功耗显着降低至一半左右。这相当于整个模块的功耗降低了约20%。

散热是HBM系列模块的一个重要问题。每一代HBM的散热结构都得到了改进。如果“HBM2”代的热阻为“1.0”，“HBM3E”代的热阻减半为“0.5”。

SK海力士专有的模块密封技术“MR-MUF（大规模回流成型底部填充）”为降低热阻做出了重大贡献。除了使用批量回流焊来连接 DRAM 芯片之间的凸块外，该公司还使用低耐热树脂模具来填充 DRAM 芯片之间的间隙并将其一次性密封。率先引入MR-MUF技术的“HBM2E”一代，与上一代相比热阻降低了35%（凸块热压接合和非导电膜间隙填充）。

MR-MUF技术通过HBM3最大化凸块面积（凸块也起到散热作用）以及通过HBM3E改变成型树脂来进一步降低热阻。下一代“HBM4”原本计划使用“混合结”用于DRAM芯片之间的连接，但似乎实际上将使用MR-MUF技术。这揭示了将混合键合应用于堆叠和连接大量硅芯片的技术的难度。

主题演讲还谈到了下一代 HBM4E 模块。计划于 2028 年实现商业化。最大输入/输出带宽可能超过2TB/s。存储容量和 DRAM 芯片等细节尚不清楚。

然而最后出现了一张幻灯片（不允许拍照），表示商业化进度将加快。过去的两年周期现在将缩短为一年周期。“HBM4”模块的商业化将提前到2025年，“HBM4E”模块的商业化将提前到2026年。

HBM模块市场的竞争对手三星电子宣布计划在2025年完成HBM4的开发，这可能会影响SK海力士缩短的开发时间表。

不过，我个人对改变开发进度，尤其是缩短开发周期持怀疑态度。这是因为这可能会给开发团队带来太大的压力。根据我过去的经验，快速缩短开发进度很少会成功。反之，可能会带来不必要的麻烦。我希望我的疑虑能够消除。

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