应对算力焦虑的Chiplet芯片架构探索与多物理场仿真｜智猩猩Chiplet技术公开课第9期预告

过去几十年，在摩尔定律推动下，芯片算力以每18~24个月增加一倍的速度提升性能，但随着先进工艺节点逐步接近物理极限，通过晶体管尺寸微缩带来的收益越来越低，算力供给难以跟上AGI时代的节奏。此时，基于Chiplet架构和异构集成先进封装的技术兴起，可以有效解决当前芯片先进工艺的痛点及算力提升的瓶颈。

Chiplet通过将面积较大的芯片Die拆分为多个芯粒，同时不同功能的芯粒可以灵活选择不同工艺进行生产，然后通过先进封装技术将多个芯粒封装在一起，在降低芯片设计难度的同时，提升芯片设计的灵活性和效率。不过，由于集成密度大幅增加，Chiplet异构系统在信号完整性、电源完整性设计等方面临诸多挑战。

为应对上述问题，芯和半导体推出3DIC Chiplet多物理仿真EDA平台，能够解决Chiplet异构集成系统的信号完整性、电源完整性、电磁、热和应力等方面的问题，加速多芯粒集成系统产品的设计和迭代。

6月26日19:30，「智猩猩Chiplet技术公开课」第9期将开讲，由芯和半导体技术市场总监黄晓波博士主讲，主题为《应对算力焦虑的Chiplet芯片架构探索与多物理场仿真》。

此次公开课，黄晓波博士首先会对Chiplet的发展现状和应用趋势进行简单介绍，并从EDA视角阐述Chiplet集成系统设计和仿真分析面临的挑战。之后，黄晓波博士将重点围绕芯和半导体3DIC Chiplet多物理场仿真EDA平台技术创新，以及HBM高速互连信号完整性设计实践进行深入讲解。

对此次公开课感兴趣的朋友，可以扫描下方二维码添加小助手艾米进行报名。已经添加艾米的老朋友，可以给艾米私信，发送“Chiplet09”即可报名。

我们会为审核通过的朋友推送直播链接。同时，本次公开课也组建了交流群，直播开始前会邀请审核通过的相关朋友入群交流。

「智猩猩Chiplet技术公开课」由智猩猩芯片与算力教研组策划推出，目前已完结8期。中科院计算所互连技术实验室主任郝沁汾、奎芯科技副总裁王晓阳、芯动科技技术总监高专、芯砺智能产品市场副总裁屠英浩、奇普乐CEO许荣峰、芯瑞微先进封装设计总工冯毅、青芯半导体科技联合创始人兼ASIC副总裁唐佳廉、电子科技大学长三角研究院（湖州）集成电路与系统研究中心副主任黄乐天先后进行了直播讲解。

需要观看回放的朋友，可以关注算力猩公众号，回复关键词【Chiplet往期回放】获取。