混合键合，成为热点

2024-07-03 02:07

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来源：内容由半导体行业观察（ID：icbank）编译自nikkei，谢谢。

在先进的半导体封装中，一种称为混合键合的芯片连接方法已成为一项重要技术。半导体晶圆被粘合在一起，连接芯片的电极以比以前更高的密度连接。自 2010 年代中期以来，它一直用于 CMOS（互补金属氧化物半导体）图像传感器，但其应用在 2020 年代已扩展到 NAND 闪存。DRAM和逻辑半导体的技术评估正在加速，日本很可能到2030年实现先进半导体的“完全统治”。

在生成式 AI（人工智能）等应用的半导体中，在同一个封装中容纳多个半导体芯片（小芯片）以弥补小型化速度放缓的情况已变得很常见。性能由连接芯片的电极密度和连接稳定性决定，尖端产品要求电极间距小于10μm。使用微凸块（焊料）的传统连接方法已变得难以处理。

混合键合涉及施加压力以键合具有多个铜 (Cu) 电极和薄绝缘膜的两个半导体晶片。这改变了绝缘膜的化学结构，使其粘在一起，高温处理增加了粘合强度。此时，预先稍微凹陷的Cu电极垂直凸出并与两片晶圆接触，通过Cu原子的扩散形成键合。由于它采用了与之前工艺具有相同精度和清洁度的技术，因此即使 Cu 电极的间距小于 10 μm，也可以实现稳定的质量连接。

索尼在图像传感器方面处于领先地位

虽然使用微凸块的芯片到芯片连接主要由 OSAT（后端工艺承包商）处理，但混合键合是在前端工厂完成的。由台湾积体电路制造有限公司（TSMC）、美国英特尔、韩国三星电子等代工公司制造，或在自己工厂生产IDM（垂直集成半导体制造商），以及美国设备Applied Materials Tokyo Electron和Tokyo Electron等制造商将提供必要的设备。

索尼集团（Sony G）率先将其应用到产品中。2010 年代中期，CMOS 图像传感器被引入，该传感器占据了全球最高的市场份额。

2012年，索尼G将堆叠式CMOS图像传感器商业化，其中像素部分和信号处理电路作为单独的芯片制造，并使用硅通孔（TSV）连接。2015年，我们推出了Cu-Cu（铜铜）连接，通过多个Cu电极连接像素芯片和信号处理电路芯片，以实现高密度芯片间连接。这种连接方法目前称为混合键合。

电极之间的间距最初为 6 μm，但最近已减小至 1 μm 左右。索尼G半导体子公司索尼半导体解决方案公司的一位代表表示：“0.5微米间距的实现已经在望，为了满足客户的需求，我们需要发展到0.1微米左右的间距。”

存储器始于 3D 单元堆叠

在此之后，NAND闪存预计将在未来两到三年内成为混合结背后的驱动力。中国半导体存储器制造商长江存储科技有限公司（YMTC）在2020年左右将其引入量产，铠侠也来到这里并在其最新一代218层1T（tera）位产品中引入了它。单元阵列是存储单元的三维 (3D) 堆叠，其外围电路形成在单独的晶圆上，并使用混合键合将两者键合在一起。可以在每种晶圆的最佳温度下进行加工，从而更容易提高集成度和性能，并缩短制造时间。

韩国 SK 海力士和三星电子也预计将在其 NAND 闪存中引入混合结。SK海力士高级副总裁Ilsup Jin在imec年度盛会“ITF World 2024”（2024年5月21-22日，比利时安特卫普）上发表演讲，谈到了目前正在量产的238层结构的想法。是在三代之后引入混合键合技术。

即使在人工智能半导体中使用的 HBM（宽带存储器）需求不断增加的 DRAM 中，“引入混合结的技术评估也已经开始”（东京电子后端工艺部门 ATSBU BUGM 的 Yohei Sato）。DRAM正在小型化至10nm级别，由于技术限制，预计存储单元的3D堆叠将在3至4年内开始，类似于NAND闪存。与此同时，引入混合连接的可能性也很大。

在 ITF World 2024 上，SK Hynix 的 Jin 先生还提出了 3D 堆叠 DRAM 的想法，其中单元阵列和外围电路使用混合结连接。我们正在考虑在接下来的 4 到 5 代中从目前量产的 10nm 级别转向 3D 堆叠型，并引入混合结。

应用材料公司和东京电子公司同时提供所有设备。

考虑到这些趋势，设备制造商正在努力开发和增加支持混合键合的设备的产量。应用材料公司和东京电子这两家世界领先的前端设备制造商正在做出特别的努力。

混合键合需要在半导体晶圆上形成绝缘膜和电极、用于预处理的等离子体工艺以及晶圆之间的化学键合。在这两种情况下，“都需要与传统预处理相同水平的工艺技术和清洁度”（东京电子的佐藤先生）。对于这一系列的工艺，“我们提供端到端的解决方案”（日本应用材料公司总裁Hitoshi Nakao），这意味着我们一次性提供所有必要的设备，这是一个重大策略。

东京电子在 2024 年 5 月公布财务业绩时预测，其混合键合设备业务“已经在 CMOS 图像传感器领域占据较高份额，NAND 闪存的生产将在两到三年内启动”。该公司正在加速相关技术的开发，例如在2023年12月宣布了一项在晶圆键合后使用激光剥离不必要的晶圆区域的技术。该技术消除了使用研磨机减薄晶圆的需要，并且可能会影响 DISCO 等后端加工设备制造商的业务策略。

对于半导体材料制造商来说，也蕴藏着巨大的商机。Resonac电子业务部门执行官兼副总经理Hidenori Abe透露，该公司用于前端工艺的CMP（化学机械抛光）浆料已“开始用于混合键合”。CMP浆料是CMP工艺中用于平整半导体表面的磨料，Resonac主要为逻辑半导体和其他器件中的Cu多层布线提供它。最近，这项技术也开始用于平整晶圆，这是混合键合之前所需要的。

台积电和Rapidus用于半导体代工生产

继图像传感器和存储器之后，混合键合可能会在 GPU（图像处理半导体）和 CPU（中央处理单元）等逻辑半导体中得到正式采用。台积电已经开始提供混合键合技术，作为其 3D 小芯片到小芯片安装技术“SoIC”的一部分。该公司高级副总裁兼联席首席运营官（Co-COO）YJ Mii在ITF World 2024上发表演讲时表示，先进封装技术的主流是2.5D，其中chiplet是水平排列的。认为将从安装转向使用混合键合的 3D 安装。

英特尔将在“Foveros Direct”中引入混合键合，这是下一代版本的 3D 安装技术“Foveros”，该技术已在 PC CPU 中引入。该公司首席执行官 Pat Gelsinger 在 IT（信息技术）贸易展览会“COMPUTEX TAIPEI 2024”（2024 年 6 月 4 日至 7 日，台湾台北）的新闻发布会上表示，混合结是其中一项技术。将于2025年开始量产的Intel 18A（1.8nm一代）之后推出。

Rapidus 的目标是承接 2 纳米及更新一代半导体的合同生产，也支持混合键合。它将作为新能源和产业技术综合开发机构 (NEDO) 于 2024 年 4 月委托的项目的一部分进行开发。该公司高级执行官兼 3D 组装部门负责人 Yasumitsu Orii 表示，与微凸块连接相比，混合键合具有“改进的导热性，这是一个主要优势”。用于微凸块连接的底部填充材料导热系数低，半导体芯片产生的热量往往会被困在芯片之间。混合键合无需底部填充，可以解决这个问题。

AMD（Advanced Micro Devices）在将逻辑半导体应用于实际产品方面处于领先地位。通过与台积电合作，该公司于 2022 年推出了一款用于服务器和其他应用的 CPU，其中 CPU 核心电路和高速缓存存储器 (SRAM) 采用混合接合方式堆叠。该技术被称为“3D V-Cache”，与微凸块连接相比，可以将芯片间连接的功率效率提高三倍以上。AMD 董事长兼首席执行官苏姿丰 (Lisa Su) 在 ITF World 2024 上谈到了混合键合等尖端封装技术，她表示：“提高单位功耗的半导体性能、异构集成和芯片间连接，这对于芯片间连接至关重要。”提高电源效率。”

参考链接

https://xtech.nikkei.com/atcl/nxt/column/18/02874/062000003/

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