Re: 新手的cadence layout问题，请大侠们指点！# EE - 电子工程
k*i
1 楼
当然可以，top level的layout可以直接引用你的已经layout好的模块，lvs的时候
也是hierachy的。
你可以这样做，但是一般这种情况只是给一个warning而已，你大可不必去管他。根本
原因是你不应该直接在layout中copy，而是topleve引用你已经layout好的module
除非你特别sure你的手动连接一点问题都没有
这只是标识的方法而已，当作普通的wire连线就可以了
连线越粗岂不是parasitic capacitance越大，但是可以减少R。具体的RC delay其实
可以从design rule给的data算出来。或是干脆做post layout simulation