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问一下4 staged pipelined multiplier的behavioural model写法
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问一下4 staged pipelined multiplier的behavioural model写法# EE - 电子工程
yb
1
怎么从来不觉得余安安美呢
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D*C
2
Synopsys的designware库是这样写的:
//--------------------------------------------------------------------------
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f*n
3
余安安也很漂亮啊,演出过很多邵氏的片子,眼睛很亮,她和当年的尔冬升可是金童玉
女啊,她和周润发结婚,很快又离婚。
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l*g
4
u need to define more reg to save intermediate temp values for different
computations.
compiler may be able to do it, but usually u do it.

【在 D*C 的大作中提到】
: Synopsys的designware库是这样写的:
: //--------------------------------------------------------------------------

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D*C
5
谢谢

【在 l********g 的大作中提到】
: u need to define more reg to save intermediate temp values for different
: computations.
: compiler may be able to do it, but usually u do it.

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m*s
6
如果你是做FPGA, 直接用a*b让compiler综合会把自己写好。
当然你要做版图流片,还得自己写code。
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