Xilinx FPGA Timing Analysis老是过不了，怎么办呢？ - 未名空间MITBBS历史存档

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Xilinx FPGA Timing Analysis老是过不了，怎么办呢？

Xilinx FPGA Timing Analysis老是过不了，怎么办呢？# EE - 电子工程

m*22011-02-23 08:02

1 楼

大家好，
我叫卢明追（Tony Lu），目前是美国公民（US citizen），人在紐約（可以随时搬到
工作地方）。Web端和服务端会（HTML5 & PHP & JAVA & Nodejs 等等）有3-4年开发经
验。手机app端（Android）有半年开发经验。比较了解的数据库有（Mysql, SQLite,
MongoDB, ORACLE）。以下是和中国几位朋友做過的几个项目（caryu.net,
qingtajiao.com, lemeng100.com）本人对计算机程序开发方面好学心強工作态度认真
。目前的工资需求在$65-70万之间。
谢谢。
卢明追（Tony Lu）
手机电话：(407) 810-5055
邮件：[email protected]
/* */
Linkedin：https://www.linkedin.com/profile/view?id=282752059
github：https://github.com/monkipython

p*n2011-02-23 08:02

2 楼

朋友给我们推荐Velur Land Investments Inc去买地保值。不知道这个公司怎样！谁
能给点建议？谢谢！

n*e2011-02-23 08:02

3 楼

rt
一直没有收到寄来的表

h*r2011-02-23 08:02

4 楼

TealOS还是不错的（www.tealpoint.com），可惜palm不让你家开发和卖了。

z*y2011-02-23 08:02

5 楼

【以下文字转载自 WashingtonDC 讨论区】
发信人: zenny (素能), 信区: WashingtonDC
标题: 有人要Macbook pro 吗
发信站: BBS 未名空间站 (Mon Jun 11 18:05:26 2012, 美东)
Model Name: MacBook Pro
Model Identifier: MacBookPro6,2
Processor Name: Intel Core i7
Processor Speed: 2.66 GHz
Number of Processors: 1
Total Number of Cores: 2
L2 Cache (per Core): 256 KB
L3 Cache: 4 MB
Memory: 8 GB

2010年四月买的。
$1700
赠送 Microsoft Office for Mac 2008 正版。

G*p2011-02-23 08:02

6 楼

Setup slack老是负数, route delay非常大(>87.8%),不知道从何下手，怎么办呢？

a*22011-02-23 08:02

7 楼

条件这么好，要求也不高，lz一定能找到的

p*n2011-02-23 08:02

8 楼

朋友给我们推荐Velur Land Investments Inc去买地保值。不知道这个公司怎样！谁
能给点建议？谢谢！

k*r2011-02-23 08:02

9 楼

very nice。就这么被kill了？

【在 h*********r 的大作中提到】

: TealOS还是不错的（www.tealpoint.com），可惜palm不让你家开发和卖了。

I*a2011-02-23 08:02

10 楼

In this case, you have to do the floorplanning first

a*a2011-02-23 08:02

11 楼

bless

p*u2011-02-23 08:02

12 楼

你最后到底有没有买地啊?最近也有人向我推荐Velur.

A*s2011-02-23 08:02

13 楼

国内开发了NewLauncher不必这个好很多。。。

【在 h*********r 的大作中提到】

: TealOS还是不错的（www.tealpoint.com），可惜palm不让你家开发和卖了。

h*a2011-02-23 08:02

14 楼

Pipeline, parallel

【在 G**p 的大作中提到】

: Setup slack老是负数, route delay非常大(>87.8%),不知道从何下手，怎么办呢？

m*22011-02-23 08:02

15 楼

谢谢。希望如此。总感觉美国公司都在关顾自己人（都会有点歧视华人特别是印度人
）。T_T
[在 aurora2082 (考拉小巫) 的大作中提到：]
：条件这么好，要求也不高，lz一定能找到的

h*r2011-02-23 08:02

16 楼

有什么可以推荐的吗？
另外，为了不惹palm的麻烦，tealpoint还有个TealWheel,不过觉得没有TealOS好。

【在 A*****s 的大作中提到】

: 国内开发了NewLauncher不必这个好很多。。。

G*p2011-02-23 08:02

17 楼

怎么做Pipeline Parallel呢？
谢谢

【在 h*******a 的大作中提到】

: Pipeline, parallel

m*22011-02-23 08:02

18 楼

same to u
[在 akulamatata (Hakuna matata) 的大作中提到：]
：bless

A*s2011-02-23 08:02

19 楼

NeoLauncher，最新版我用有问题，一直在用09年4月26那个版本
TealOS在treo8也完全能找到，包括算号器
都是图片背景的操作界面，替代palm os原始的傻界面
TealOS的好处是能在屏幕上tap & drag，避免把centro脆弱的上下左右按钮搞坏，但是
好像太占资源了
另外NeoLauncher有情景模式功能，我觉得挺好用
TealOS的card功能纯粹就是炫眼，因为PalmOS本身并不支持多进程，用了Cards只不过
是一堆截图留在那里而已，一按home键那个程序就退出了

【在 h*********r 的大作中提到】

: 有什么可以推荐的吗？
: 另外，为了不惹palm的麻烦，tealpoint还有个TealWheel,不过觉得没有TealOS好。

G*p2011-02-23 08:02

20 楼

感觉floorplanning很复杂，应该从那里下手呢？

【在 I***a 的大作中提到】

: In this case, you have to do the floorplanning first

f*i2011-02-23 08:02

21 楼

你这么好的条件还需要到这里来求啊
我更郁闷了.....

【在 m********2 的大作中提到】

: 大家好，
: 我叫卢明追（Tony Lu），目前是美国公民（US citizen），人在紐約（可以随时搬到
: 工作地方）。Web端和服务端会（HTML5 & PHP & JAVA & Nodejs 等等）有3-4年开发经
: 验。手机app端（Android）有半年开发经验。比较了解的数据库有（Mysql, SQLite,
: MongoDB, ORACLE）。以下是和中国几位朋友做過的几个项目（caryu.net,
: qingtajiao.com, lemeng100.com）本人对计算机程序开发方面好学心強工作态度认真
: 。目前的工资需求在$65-70万之间。
: 谢谢。
: 卢明追（Tony Lu）
: 手机电话：(407) 810-5055

Z*e2011-02-23 08:02

22 楼

anybody has user experience with palm pre?
i tried in the store, and did not find anything magnificent... or eye
catching...

T*T2011-02-23 08:02

23 楼

What's your utilization % ? Virtex5? What Freq are you trying to close
timing at ? How much are you over on your worst path delay ?
Are you constraining your design or letting the tool just go at it? Have
you properly defined all your clock domains, false path and multi-cycle path
in the constraint file ? Any non-converted clock gates or Clock mux in
your .srr synthesis report? That could screw up the clock tree for FPGA as
well.

m*22011-02-23 08:02

24 楼

目前有在职工作现在想换一下环境
[在 franceslei (漫步) 的大作中提到：]
：你这么好的条件还需要到这里来求啊
：我更郁闷了.....
：...........

c*b2011-02-23 08:02

25 楼

then it's not your cup of tea

【在 Z***e 的大作中提到】

: anybody has user experience with palm pre?
: i tried in the store, and did not find anything magnificent... or eye
: catching...

G*p2011-02-23 08:02

26 楼

太复杂了，有没有对初学者速成的法子？
Don't know how to define false path and multi-cycle path, what to see in .
srr synthesis report? and don't know how to use floorplanning, how to do
pipeline:(

path

【在 T******T 的大作中提到】

: What's your utilization % ? Virtex5? What Freq are you trying to close
: timing at ? How much are you over on your worst path delay ?
: Are you constraining your design or letting the tool just go at it? Have
: you properly defined all your clock domains, false path and multi-cycle path
: in the constraint file ? Any non-converted clock gates or Clock mux in
: your .srr synthesis report? That could screw up the clock tree for FPGA as
: well.

a*u2011-02-23 08:02

27 楼

it seems your question is: i really know nothing about FPGA, how can i get
my design right...
to be honest, there is no sush shortcut..read the tool manual first, it will
answer all your question like how to set timing constraint and how to use
floorplan...don't expect someone on bbs can teach you..

G*p2011-02-23 08:02

28 楼

Of course I know sth about FPGA, e.g.writing FPGA codes, VHDL/verilog,
I just feel timing is too complex, wants some shortcut.
I read some manual, manual just say how to set timing, doesn't say how to debug if your timing isn't appropriate.

will

【在 a*****u 的大作中提到】

: it seems your question is: i really know nothing about FPGA, how can i get
: my design right...
: to be honest, there is no sush shortcut..read the tool manual first, it will
: answer all your question like how to set timing constraint and how to use
: floorplan...don't expect someone on bbs can teach you..

T*T2011-02-23 08:02

29 楼

Don't worry, it ain't that hard, just gotta understand your design to
constraint properly.
For false/multi-cycle path definitions check here :
http://www.fpgacentral.com/docs/fpga-tutorial/xilinx-timing-
constraints
For Xilinx Timing constraints User Guide:
http://www.xilinx.com/itp/xilinx10/books/docs/timing_constraint
ming_constraints_ug.pdf
Without proper constraints, you are at the mercy of the Xilinx PNR
tool, and the result could be build->build variant. If you are short
in RAM/CPU horsepower, the tool could also sometimes give up and give
you sub-optimal routing.

see in .
to do

【在 G**p 的大作中提到】

: 太复杂了，有没有对初学者速成的法子？
: Don't know how to define false path and multi-cycle path, what to see in .
: srr synthesis report? and don't know how to use floorplanning, how to do
: pipeline:(
:
: path

o*m2011-02-23 08:02

30 楼

请问如果写constraint的话，怎么写hierarchy呢？
比如一个signal是a.b.c.d.f.signal_A
怎么在ucf文件中写这个signal？

【在 T******T 的大作中提到】

: Don't worry, it ain't that hard, just gotta understand your design to
: constraint properly.
: For false/multi-cycle path definitions check here :
: http://www.fpgacentral.com/docs/fpga-tutorial/xilinx-timing-
: constraints
: For Xilinx Timing constraints User Guide:
: http://www.xilinx.com/itp/xilinx10/books/docs/timing_constraint
: ming_constraints_ug.pdf
: Without proper constraints, you are at the mercy of the Xilinx PNR
: tool, and the result could be build->build variant. If you are short

T*T2011-02-23 08:02

31 楼

Ok, here is a short example of syntax for xilinx .ucf , if one's using
synplicity for FPGA synthesis, the standard .sdc constraint file should be constructed to allow the synthesis tool to perform early timing analysis and allow additional optimizations to lessen the load on PNR tools.
##########################################################
########
#I/O constraints
########
NET "A" LOC = A11
NET "B" LOC = A12 | PULLUP;
.....
########
#Clock constraints to define all clocks in your design
########
NET "i_top.CLK_A" TNM_NET = CLK_A;
TIMESPEC TS_CLK_A = PERIOD "CLK_A" 16.00 ns HIGH 50%;
NET "i_top.a.b.c.clk_b" TNM_NET = CLK_B;
TIMESPEC TS_CLK_B = PERIOD "CLK_B" 20.00 ns HIGH 50%;
....
########
#Clock crossing False Path constraints
########
TIMESPEC TS_CLKA_CLKB = FROM CLK_A to CLK_B TIG;
....
########
#False Path constraints by timing grps to ignore timing check
#on all path involved between the two grps
########
INST "i_top.a.b.c.d.signal_B" TNM=signal_B_grp;
INST "i_top.a.b.c.e*" TNM=e_grp;
TIMESPEC TS_signal_B_grp_e_grp = FROM signal_B_grp to e_grp TIG;
########
#Multi-Cycle Path constraints
########
INST "i_top.a.b.c.d.f.signal_A" TNM=signal_A;
INST "i_top.i_cpu/*" TNM=CPU;
TIMESPEC "TS_multi_path_signal_A_CPU" = FROM signal_A TO CPU 32.00ns;
# or you could do this
TIMESPEC "TS_multi_path_signal_A_CPU" = FROM signal_A TO CPU TS_CLK_A*2;

【在 o****m 的大作中提到】

: 请问如果写constraint的话，怎么写hierarchy呢？
: 比如一个signal是a.b.c.d.f.signal_A
: 怎么在ucf文件中写这个signal？