诡异的EE面试# JobHunting - 待字闺中
z*8
1 楼
EE fresh master数电背景，职位是design verification，描述是“Our team designs
various algorithm intensive Verilog design modules as our products, in the
areas of Storage and Communication.” 公司M开头（EE的筒子应该知道是哪个，不
是CS的那个M)
我找的是team member推荐的，HM电面，那天他好像病了，说话很辛苦。技术问题只问
了verilog的那个non-blocking和blocking的区别，其他都是简历问题，老说我简历看
起来good fit for this position(这就是我觉得奇怪的地方，小弟之前因为想转CODER
，所以EE的project没几个，跟这个职位相关的估计就是hardware design课上设计的
piping processor（就是ALU啊FSM啊那类的）了，不过那个是用VHDL做的，跟导师做的
研究是OLED的节能，用matlab做的，也跟Verilog无关）。全程电面15分钟，完了说现
在公司没钱，问我skype形式当onsite可不可以，我就说可以。他就说他去跟HR和他的
team member商量安排onsite的事情。
全程才15分钟。星期四面的，现在没有进一步消息，发给HM他说“Nice talking to
you too. I have asked HR to contact you to arrange the onsite interview."请
问板上有人遇见这样的情况么。。。因为我之前电面一般30~60分钟，而且通常一堆的
技术问题。所以实在觉得这个面试很奇怪。。。如果是小弟见识浅薄大惊小怪诸位莫怪
。。。面的EE职位不多经验有限（之前一心找CS去了，最近一个月才开始面EE）
various algorithm intensive Verilog design modules as our products, in the
areas of Storage and Communication.” 公司M开头（EE的筒子应该知道是哪个，不
是CS的那个M)
我找的是team member推荐的，HM电面，那天他好像病了，说话很辛苦。技术问题只问
了verilog的那个non-blocking和blocking的区别，其他都是简历问题，老说我简历看
起来good fit for this position(这就是我觉得奇怪的地方，小弟之前因为想转CODER
，所以EE的project没几个，跟这个职位相关的估计就是hardware design课上设计的
piping processor（就是ALU啊FSM啊那类的）了，不过那个是用VHDL做的，跟导师做的
研究是OLED的节能，用matlab做的，也跟Verilog无关）。全程电面15分钟，完了说现
在公司没钱，问我skype形式当onsite可不可以，我就说可以。他就说他去跟HR和他的
team member商量安排onsite的事情。
全程才15分钟。星期四面的，现在没有进一步消息，发给HM他说“Nice talking to
you too. I have asked HR to contact you to arrange the onsite interview."请
问板上有人遇见这样的情况么。。。因为我之前电面一般30~60分钟，而且通常一堆的
技术问题。所以实在觉得这个面试很奇怪。。。如果是小弟见识浅薄大惊小怪诸位莫怪
。。。面的EE职位不多经验有限（之前一心找CS去了，最近一个月才开始面EE）
