Re: VHDL vs. Verilog# EE - 电子工程
m*s
1 楼
看看VHDL和Verilog的历史，好像VHDL是由DOD提出开发的；而Verilog是由一个
什么Automated Integrated Design System公司提出来的，后来在1989年被
cadence获得。但是反正两个都是IEEE的标准，前者在政府，欧洲，日本和一些
学校里用的比较多。后者在一些公司里用的多一些。但是想在很多应用软件都同时
支持两种标准，所以不用非常担心吧。
什么Automated Integrated Design System公司提出来的，后来在1989年被
cadence获得。但是反正两个都是IEEE的标准，前者在政府，欧洲，日本和一些
学校里用的比较多。后者在一些公司里用的多一些。但是想在很多应用软件都同时
支持两种标准，所以不用非常担心吧。