如何设计一个低功耗芯片？

2022-12-30 01:12

低功耗一直是便携式电子设备的关键要求，但近年来，在人工智能、5G、大数据中心、汽车等应用快速发展的推动下，对低功耗的需求已经扩散到更多的终端产品中。而且随着芯片中晶体管的集成度越来越高，散热成为行业的一大挑战，因此低功耗设计显得尤为重要。这也给广大开发者提出了不小的挑战。

低功耗是芯片的重要考量指标

随着电子设备的大规模增加，电子产品所消耗的电力也在增长。图1显示了全球信息和通信技术(ICT)所消耗的电力增长情况，按照nature的统计，预计到2030年，仅ICT所消耗的电力占比将达到20%以上。因此，芯片设计者或者制造商都争取在保证芯片性能的情况下，尽可能做到低碳、节能和环保。

图1：信息通信技术应用的电力需求增长

低功耗正成为芯片很重要的一个衡量指标。对于智能手机、平板电脑、笔记本电脑和可穿戴设备等小型电子产品来说，一方面由于其使用电池，控制功耗可以获得更长的使用时间，一方它们的SoC大多采用先进工艺、设计比较复杂，本身就面临散热难题，降低功耗也能进一步缓解这方面的挑战。此外，像台式机、服务器这样的大型系统而言，虽然可以通过使用先进封装技术、大型散热器、风扇甚至是液冷技术等解决散热问题，但这些会带来成本的大幅增加，同时出于对全球气候变化的担忧，也要求设计师们对产品设计和电源能效进行更合理的权衡。

低功耗贯穿芯片设计全流程

为了达到最佳效果，在SoC设计的每个阶段都必须考虑能源效率问题。如图2所示，多年来，行业从业者开发了各种各样的技术来管理和降低功耗。

图2：端到端节能设计流程

从最底部的物理层开始看起，首先是材料，常用的硅拥有较高的导热性，除此之外，砷化镓(GaAs)也被广泛应用于某些高性能产品领域。

在基础材料之上，晶体管和其他器件的结构也对能源效率有很大的影响。在芯片开发的早期阶段，工程师们就通过选择与设计目标最匹配的晶体管来权衡功率性能区域(PPA)，鳍场效应晶体管(FinFET)器件就是一个很典型的例子。1990年代，半导体产业面临25纳米的制程瓶颈，当时市场有不少声音认为摩尔定律即将终结， FinFET 晶体管技术的出现让半导体产业突破瓶颈，逐步发展到现在的7纳米、5纳米制程技术。

但要知道的一点是，大部分SoC设计不是在晶体管级别上进行的，而是在寄存器传输级别(RTL)上进行的，或者是使用通用功能的单元库合成的更高级别的代码。这其中包含许多“低功耗”单元库，设计师可以利用逻辑合成工具快速测试多种单元库的组合，以满足PPA目标。功耗会影响芯片的电源完整性和热特性，因此必须在物理设计阶段就解决这些问题，并在signoff期间进行确认。

在微架构的定义过程中也必须考虑到功耗的问题。常用做法是关闭当前SoC中未被激活的部分，将其置于待机状态，或使用动态电压和频率缩放(DVFS)来实时控制操作。SoC架构师必须定义电源控制结构并提供hooks，以便它们可以由运行在终端系统上的软件进行操作。

软件是解决方案的最后一部分。虽然硬件层面可以完全实现电源管理要求，但对于大多数SoC来说，大部分的工作都有电源感知固件、操作系统(OS)和应用程序(apps)来控制。例如，操作系统知道所有正在运行或计划运行的应用程序和任务，因此可以在不需要最高性能的地方做出减少或停止芯片运行的决定。在生产环节用于测试裸片和芯片的应用程序也需要注意功耗以免引起过热。

图2中是低功耗SoC设计的整个流程。

图2：低功耗设计流程

看起来要打造一个低功耗设计所需要非常多工作，但是统一功率格式(UPF)标准的引入，让整个设计流程变得更加容易。UPF规定了SoC电源控制网络的许多方面，包括:

电源网络和电源开关
功率/电压域
这些域之间的电平移位器和隔离单元
功率状态和这些状态之间的转换
当芯片中的电源部分关闭时，内存保留

UPF标准用于描述低功耗要求，基于TCL语言编写。目前，最新版的UPF为UPF3.0 1801-2018。设计工具可以读取该文件，并通过逻辑综合、放置和路由来指导设计实现。在虚拟模型中，架构工具可以使用UPF反映电源管理的需求，从而帮忙设计师在宏观层面进行权衡。许多验证工具也会将功耗纳入考虑之中。

新思科技的端到端低功耗解决方案

在低功耗设计方面，新思科技提供以软件驱动的电源验证、探索、分析和优化的低功耗解决方案，其产品覆盖了低功耗设计的所有流程，包括Platform Architect™、ZeBu®Empower、SpyGlass® Power、PrimePower RTL、Fusion Compile™、Fusion of PrimePower and RedHawk™ signoff engines、TestMAX™、PrimePower和Ansys RedHawk等，这些产品构成了非常完整、有效的解决方案。

图3：新思科技的低功耗解决方案

新思科技的开发流程基于实际的软件工作负载来权衡电源性能，并且在设计早期就准确地进行功耗分析，还可以帮助设计师更快实现PPA目标。图4深入剖析了新思科技的设计流程细节，显示了其中各个组件/产品如何应用于不同的设计阶段。

图4：软件驱动功耗的探索、分析和优化

在架构阶段，Platform Architect™可以使用抽象模型来探索合适的系统性能和功耗。在RTL模块开发的早期阶段，SpyGlass Power与VCS®模拟器生成的矢量一起用于功耗分析。随着RTL模块接近完善，PrimePower RTL提供了基于嵌入式RTL Architect物理和时间感知预测技术以及signoff PrimePower engine的更准确的分析。当SoC或子系统进入仿真阶段，ZeBu Empower将用于分析软件工作负载，以识别高活跃的窗口(例如峰值功率和高平均功率区域)，然后在PrimePower RTL中进行更详细的分析。

随着设计进入实现阶段，活动窗口的进一步细化将驱动Fusion Compiler中的实现。在人工智能引擎DSO的辅助下，RTL到GDSII流程可以快速提供最佳的PPA结果。ZeBu Empower的活动窗口也推动了PrimePower signoff流程，它的Power Replay功能可以在门级网表上重新利用由VCS RTL仿真产生的向量。PrimePower Golden power signoff包括用于（ Glitch）故障分析和调试的关键技术，用于计时精度的延迟转移，以及用于高级过程节点的建模。最后，TestMax可以在制造测试过程中用于功耗分析。

除了自定义RTL部分外，每个SoC都会使用商业IP。而在这方面，新思科技提供广泛的低功耗IP产品组合，用于处理器、接口、传感器、模拟/混合信号(AMS)、存储器和逻辑库。这些都带有预定义的UPF描述，以补充设计人员提供的文件。图5详细展示了新思科技的低功耗验证工具。

图5：新思科技低功耗验证

这些验证可以在从RTL到最终布局网表的任何设计阶段开始进行，也可以在RTL-to-GDSII流程的各个阶段直接从Fusion Compiler中调用这些检查，以确保在芯片实现的过程中达到低功耗要求。VC SpyGlass™RTL静态signoff平台还可以读取UPF，以便检查时钟域交叉(CDC)和重置域交叉(RDC)实例是有低功耗要求的。由Formality®执行的逻辑等价性检查(LEC)和由VC Formal™执行的分析验证也是如此。ZeBu仿真系统和HAPS®原型解决方案都考虑了UPF。所有这些工具和技术都将Verdi作为统一的调试平台共享，并提供许多支持功率的调试特性。最终在功能验证的所有阶段，对低功耗要求规范都有统一的要求。

结论

许多SoC应用需要最小的功耗来延长电池寿命、满足市场需求。但是，PPA的总体目标不能仅仅集中在功耗上，更应该有一个端到端的设计流程来提高电源效率。新思科技的全流程低功耗解决方案将为整个芯片行业在进行低功耗全过程设计中提供极大的帮助。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第3266内容，欢迎关注。