下一代3D封装竞赛开打

第一波芯片正在使用一种称为混合键合的技术冲击市场，为基于3D的芯片产品和先进封装的新竞争时代奠定了基础。

AMD是第一家推出使用铜混合键合芯片的供应商，这是一种先进的芯片堆叠技术，可实现下一代类似3D的设备和封装。混合键合堆叠和连接芯片使用微型铜到铜互连，提供比现有芯片堆叠互连方案更高的密度和带宽。

AMD正在使用TSMC的混合键合技术，TSMC也更新了其在该领域的路线图。英特尔(Intel)、三星(Samsung)和其他公司也在开发混合键合技术。除了AMD，其他芯片客户也在关注这项技术。

Needham分析师Charles Shi表示:“台积电表示，其所有高性能计算客户都可能采用其技术。”“在移动应用中，混合键合也在每个人的路线图上，或者至少在每个人的雷达上。”

在半导体晶圆厂进行的一种相对较新的工艺，铜混合键合是一种先进的芯片堆叠技术，有望为芯片客户提供一些竞争优势。可以肯定的是，芯片堆叠并不是什么新技术，多年来一直在设计中使用。新的是混合键合可以实现近单片3D设计。

其实大多数芯片不需要混合键合。对于封装而言，混合键合主要用于高端设计，因为它是一项涉及多项制造挑战的昂贵技术。但它为芯片制造商提供了一些新的选择，为下一代3D设计、存储立方体或3D DRAM以及更先进的封装铺平了道路。

有几种方法可以开发这些类型的产品，包括Chiplet模型。对于芯粒，芯片制造商可能在库中有一个模块化芯片菜单。然后，客户可以混合和匹配这些芯片，并将它们集成到现有的封装类型或新架构中。在这种方法的一个例子中，AMD堆叠了两个内部开发的芯粒——一个处理器和一个SRAM 芯片，形成了一个 3D封装，在顶部结合了一个高性能 MPU 和高速缓存，并使用混合键合连接各个die。

还有其他实现chiplet的方法。传统上，为了改进设计，供应商会开发一个片上系统(SoC)，并在每一代设备上集成更多的功能。这种芯片缩放方法变得越来越困难和昂贵。虽然它仍是新设计的一种选择，但Chiplet正逐渐成为开发复杂芯片的一种选择。

使用芯粒，大型SoC被分解成更小的dies或IP块，并重新聚合成一个全新的设计。从理论上讲，芯粒方法以更低的成本加快了上市时间。混合键合是实现该技术的众多要素之一。

图 1：AMD的3D V-Cache技术将缓存堆叠在处理器上。

Chiplets本身并不是一种封装类型。它们是包含异质集成的方法的一部分，在这种方法中，复杂的dies被组装在一个先进的封装中。

IC封装本身就是一个复杂的市场。据最新统计，半导体行业已经开发了大约 1,000 种封装类型。细分封装市场的一种方法是按互连类型，包括引线键合、倒装芯片、晶圆级封装 (WLP) 和硅通孔 (TSV)。互连用于将封装中的一个芯片连接到另一个芯片。

虽然存在提高封装密度的推动力，但其中许多设备仍基于旧技术，例如引线键合和倒装芯片。在倒装芯片中，基于焊料材料的微小铜凸点在芯片顶部形成。然后将该设备倒装并安装在单独的模具或板上，这样凸起就会落在铜垫上，形成电气连接。在倒装芯片中，芯片上的凸点间距范围为300μm ~ 50μm。凸距指的是裸片上相邻凸点之间的给定空间。

“不过目前140μm到150μm的粗间距封装仍然是主流，而且短期内不会改变，” QP Technologies母公司Promex首席技术官Annette Teng说。

与此同时，WLP 工艺用于制造扇出封装，这最初是一种相对粗糙的技术。OSAT现在正致力于通过缩小线和空间并在其顶部添加支柱和其他3D结构来增加扇出的密度。

“（扇出）代表了智能手机和其他移动应用的一种重要的大容量小型化封装类型，” ASE研究员 William Chen 说。“我们还有一个充满活力的创新领域，服务于高性能计算、人工智能、机器学习等领域。”

同时，2.5D 越来越成为数据中心等高性能应用的主流，而真正的3D封装才刚刚起步。对于 2.5D，裸片堆叠或并排放置在包含TSV的中介层之上。TSV 提供从裸片到电路板的电气连接。

图 2：2.5D 封装、高密度扇出 (HDFO)、桥接封装和Chiplet示例

2.5D 解决了几个问题。在许多系统中，处理器、DRAM和其他设备都放在板上。数据在处理器和DRAM之间移动，但有时这种交换会导致延迟和功耗增加。作为回应，许多高端系统将2.5D封装与 ASIC 和 HBM 结合在一起。这允许将内存移动到更靠近处理功能的位置，从而实现更快的吞吐量。

这些封装选项中的许多都可以支持Chiplet，裸片可以根据芯片制造商的需求进行组合。Brewer Science 高级项目经理 Xiao Liu 表示：“可以通过使用具有最佳性能/成本工艺节点的最佳处理器组件来优化系统。”

Chiplet代表了范式转变。“这种范式转变使封装级的晶体管密度高于芯片级，同时还允许混合器件，每个器件都在相对于其独特功能的最佳节点上单独制造，异质地集成到一个通用封装中，以提高性能并减少尺寸、重量和功率。未来将是系统级集成和优化，”i3 Microsystems 副总裁兼总经理 Brian Sapp 说。

使用芯粒方法，供应商开发了类似 3D 的架构。例如，英特尔推出的 3D CPU 平台。在一个封装中结合了一个10nm处理器内核和四个22nm处理器内核。

在人工智能和其他应用的推动下，所有高端产品都在增长。“AI涉及高性能计算 (HPC)。我们看到对与AI或HPC应用相关的倒装芯片BGA的大量需求。这还包括2.5D、3D 或高密度扇出，” JCET的首席技术官 Choon Lee 说。

这些封装中的每一个都使用一种或多种不同的制造工艺。大多数高级封装的共同点是互连技术。在这种情况下，它决定了您如何堆叠和接合封装中的die。

英特尔的3D CPU、HBM 和其他芯片使用微小的铜微凸块作为封装中的互连方案，以及倒装芯片工艺。使用HBM，在 DRAM 芯片的每一侧形成微小的铜凸点。然后将这些芯片上的凸点粘合在一起，有时使用热压粘合 (TCB)。在操作中，TCB系统获取die、对齐它们，并使用力和热键合芯片。

如今，最先进的微凸块采用40μm间距，相当于20μm至 25μm 的凸块尺寸，芯片上相邻凸块之间的间距为 15μm。在研发方面，供应商正在研究凸点间距超过 40μm 的设备。在这里，客户有一些选择。首先，他们可以使用现有的微凸块开发芯片。基本上，基于焊料的微凸块从今天的 40μm 间距延伸到 10μm，这些方案在这些地方已经失去了动力。

“在微小的焊料凸块上管理小块焊料帽有其自身的可用焊料质量分布。在某些时候，这些将不可靠，” Amkor高级封装开发和集成副总裁 Mike Kelly 说。“在 20μm 和 10μm 之间的某个地方，客户将跳转到混合方法。它有很多优点，裸片之间的功率很低，电信号路径非常好。”

在混合键合中，裸片使用微小的铜对铜互连而不是凸块连接。对于封装，混合键合的起点是 10μm 间距及以上。

微凸块和混合键合都是可行的选择。客户可以根据应用程序使用一种或另一种包装。

混合键合并不新鲜事物。多年来，CMOS 图像传感器供应商一直在使用它。为了制造图像传感器，供应商在工厂中处理两个不同的晶圆：第一个晶圆由许多芯片组成，每个芯片由一个像素阵列组成；第二个晶圆由信号处理器芯片组成。

然后，使用混合键合，将晶圆与μm级的铜对铜互连键合在一起。晶圆上的die随后被切割，形成图像传感器。

这个过程与封装几乎无异。但对于封装，混合键合涉及一系列不同的组装挑战，这就是为什么它直到近年才投入生产。

然后，在研发方面，竞技场有几个发展。例如，Imec使用微凸块和混合键合开发了所谓的 3D-SoC。在 3D-SoC 中，您可以堆叠任意数量的芯片，例如逻辑上的内存。为此，您将内存和逻辑芯片共同设计为单个 SoC。

混合键合实现了这些设备中最先进的互连。“为了实现这样的3D-SoC电路，3D互连间距需要进一步扩大，超越目前的最先进水平。我们目前的研究已经证明了在7微米间距实现这种互连的可行性，用于模对模堆叠，700纳米间距用于die-to-die，”Imec的高级研究员、研发副总裁兼3D系统集成项目主任Eric Beyne在IEDM的一篇论文中说。

尽管如此，AMD正在使用台积电的混合键合技术，称为SoIC。据AMD称，与微凸块相比，台积电的技术提供了超过 200 倍的连接密度和 15 倍的互连密度。AMD总裁兼首席执行官 Lisa Su 表示：“与其他竞争方法相比，这种方法每个信号的功耗不足三分之一，从而实现了更高效、更密集的集成。”

同时，在IEDM 2021会议上，台积电副总裁 Douglas Yu提供了有关该公司 SoIC 路线图的更多详细信息。这为客户概述了混合键合凸点间距缩放路径。

在 SoIC 路线图上，台积电以 9μm 的键距开始，并已上市。然后，它计划引入 6μm 间距，随后是 4.5μm 和 3μm。换句话说，该公司希望每两年左右推出一次新的键合间距，每一代都提供70%的规模提升。

有几种方法可以实现SoIC。例如，AMD设计了一款基于7nm的处理器和SRAM，由台积电代工。然后，台积电使用 SoIC 以 9μm键合间距连接芯片。

理论上，随着时间的推移，你可以开发出各种先进的芯片，然后用台积电的技术在各种间距上进行键合。

可以肯定的是，该技术不会取代传统的芯片缩放。相反，芯片缩放仍在继续。台积电和三星都在研发 5 纳米逻辑工艺和 3 纳米及更高工艺。

曾经，从一个工艺节点到下一个工艺节点的转变在芯片的功率、性能和面积 (PPA) 方面提供了显着的提升。但是，在最近的节点上，PPA 的提升正在减少。

在许多方面，混合键合是提供系统提升的一种方式。“过去，大部分PPA的好处都是由硅来完成的。人们过去常常让芯片缩放来驱动系统性能。但现在，作为引擎的芯片缩放正在失去动力，”Needham 的 Shi 说。“最终，您希望通过混合键合来提升整个系统级 PPA。如果你想在技术上更精确，SoIC可以说是台积电为客户提供的可用工具包中的一个强大工具。SoIC 是某些工作负载的绝佳 PPA 助推器。”

英特尔、三星和其他公司尚未发布他们的混合绑定路线图。

尽管如此，从架构的角度来看，所有这一切并不像看起来那么简单。下一代3D封装可能会在不同节点包含多个复杂的芯粒。一些裸片可以使用混合键合进行堆叠和键合。其他裸片将位于封装的其他地方。因此，需要一系列技术来连接所有部分。

Promex 总裁兼首席执行官 Richard Otte 表示：“对于那些挑战极限以开发高性能计算产品的公司来说，混合键合可能是必需的。”“对于二维结构和应用，芯粒可能会使用高密度方法互连，包括中介层。3D-IC 需要堆叠芯粒，因此需要TSV和铜柱，以及2D高密度互连工艺。”

还有其他挑战。在一个封装中，所有裸片都需要使用裸片到裸片的链接和接口相互通信。大多数这些芯片到芯片的链接都是专有的，需要有开发开放标准链接的举措。“Chiplet成为新 IP的最大障碍是标准化，必须建立芯粒之间的标准/通用通信接口，才能在多个封装供应商之间实现这一点，”Otte 说。

与此同时，在制造方面，两种类型的装配工艺使用混合键合——wafer-to-wafer和die-to-wafer。

在wafer-to-wafer中，芯片在晶圆厂的两个晶圆上加工。然后，晶圆键合机取出两个晶圆并将它们键合在一起。最后，对晶圆上堆叠的芯片进行切割和测试。

Die-to-wafer是另一种选择。与wafer-to-wafer一样，芯片在晶圆厂中的晶圆上加工。die是从一个晶圆上切割下来的。然后，将这些die键合到基础晶圆上。最后，对晶圆上堆叠的芯片进行切割和测试。

图 3：Wafer-to-wafer流程

图 4：Die-to-wafer流程

从一开始，拥有良好成品率的die就很重要。成品率低于标准的die可能会影响最终产品的性能。因此，预先制定良好的测试策略至关重要。

英特尔高级首席工程师 Adel Elsherbini在 IEDM 的一次演讲中说：“一些芯片可能存在制造缺陷，这些缺陷最好在测试期间被筛选出来。”“但是，如果测试覆盖率不是100%，则其中一些芯片可能会作为良好芯片通过测试。这是一个特殊的挑战。有缺陷的芯片可能会导致最终系统良率降低，尤其是随着芯片数量的增加。”

除了良好的测试策略外，还需要完善的流程。混合键合工艺发生在半导体制造厂内的洁净室中，而不是像大多数封装类型那样发生在封装厂。

在超净洁净室中进行此过程非常重要。洁净室按洁净度级别分类，洁净度级别基于每体积空气允许的颗粒数量和大小。通常，半导体工厂采用符合 ISO 5 级或清洁标准的洁净室。根据 American Cleanroom Systems，在 ISO 5 级中，洁净室中每立方米尺寸 >0.5µm 的颗粒必须少于 3,520 个。ISO 5 级洁净室相当于旧的 100 级标准。

在某些情况下，OSAT的IC 组装是在 ISO 7 或 10,000 级或更高级别的洁净室中进行的。这适用于大多数封装类型，但不适用于混合键合。在此过程中，微小颗粒可能会侵入流体，导致设备故障。

OSAT当然可以建造具有ISO 5洁净室的设施，但这是一项昂贵的努力。混合键合需要相对昂贵的设备。此外，混合键合涉及半导体供应商更熟悉的几个步骤。

在wafer-to-wafer和die-to-wafer的流程中，该过程从晶圆厂中的单个镶嵌工艺开始。为此，在晶片的一侧沉积二氧化硅层。然后，在表面上形成许多微小的通孔图案。蚀刻图案，在晶圆上形成大量微小的μm大小的通孔。

然后将铜材料沉积在整个结构上。使用化学机械抛光 (CMP) 系统对表面进行平坦化。该工具使用机械力抛光表面。

CMP工艺去除铜材料并抛光表面，剩下的是微小通孔中的铜金属化材料。

整个过程重复几次。最终，晶圆有几层。每一层都有微小的铜通孔，它们在相邻层中相互连接。顶层由较大的铜结构组成，称为焊盘。介电材料围绕着微小的焊盘。

尽管如此，镶嵌工艺，尤其是 CMP，具有挑战性。它需要对晶圆表面进行精确控制。“[在晶圆上]，电介质表面需要：(1) 非常光滑，以确保在连接芯片时具有强大的吸引力；(2) 非常低的形貌以避免电介质预键合中的空隙或不必要的应力，”Elsherbini 在 IEDM 的一篇论文中说。

但是，在这些制程中，可能会出现一些问题。晶圆往往会下垂或弯曲。然后，在 CMP 过程中，该工具可能会过度抛光表面。铜垫凹陷变得太大。在键合过程中，某些焊盘可能不会键合。如果抛光不充分，铜残留物会造成电气短路。

在混合键合中，标准CMP工艺可能无法解决问题。“这需要特殊的CMP处理来控制化学蚀刻与机械蚀刻的比例以及 CMP 步骤的数量，以保持电介质表面的平面度，”Elsherbini 说。CMP之后，晶圆会经过计量步骤。计量工具测量和表征表面形貌。

“铜混合键合的主要工艺挑战包括表面缺陷控制以防止空洞、晶圆级厚度和形状计量以及纳米级表面轮廓控制以支持稳健的混合键合焊盘接触，以及控制顶部铜焊盘的对齐和底模，” KLA营销高级总监 Stephen Hiebert 说。

在计量步骤之后，晶圆要经过清洗和退火工艺。退火步骤激活裸片。

从这里开始，该过程可以朝两个方向发展——wafer-to-wafer或die-to-wafer。在wafer-to-wafer中，您已经处理了第一个晶圆 (A)。然后，带有die的第二个晶圆 (B) 经历相同的过程（镶嵌、CMP、计量）。

然后，使用混合键合将两个晶圆 (A, B) 键合。芯片在晶圆上切割并进行测试。由此产生的堆叠设备类似于类 3D 结构。

与此同时，在die-to-wafer中，芯片制造商将采用第一个晶圆并激活芯片。然后，对晶圆 (A) 上的芯片进行切割和测试。

然后，第二个晶圆 (B) 经历镶嵌工艺，随后是 CMP 和计量步骤。该晶圆没有被切割并且保持完好无损。使用键合机，将处理后的晶圆 (A) 中的芯片堆叠并键合在基础晶圆 (B) 上。

然后将芯片切割到堆叠的晶圆上并进行测试。这反过来会创建类似 3D 的设备。

对于wafer-to-wafer和die-to-wafer，供应商可以使用相同的晶圆键合系统。一些供应商出售这些系统，用于纳米级放置精度的混合键合。

在操作中，裸片被放置在晶圆键合机内的工作台上。处理过的晶圆被放置在键合机中一个单独的晶圆台上。从工作台上拾取、对齐并放置在处理过的晶圆上的芯片。

此时，两个结构的焊盘使用两步工艺进行键合——首先是电介质到电介质的接合，然后是金属到金属的连接。“直接混合键合是指在 SiO2 矩阵中由铜互连组成的两个表面的分子键合，” Leti的 3D 集成项目经理 Emilie Bourjot 解释道。“当这两个表面在室温下紧密接触时，范德华（van der Waals ）键合会产生粘附力。在热预算之后，这些键合会变成共价键合和金属键合。”

粘合过程具有挑战性。“首先要考虑的是贴装精度和吞吐量。我们需要支持极细的间距。我们需要能够非常准确地放置裸片，”英特尔的 Elsherbini 说。“这是通过设计优化来实现的，以确保对准基准具有非常好的可见性和对比度，同时不会占用过多的芯片活动区域。”

键合机可以执行这些任务，但挑战在于防止流动中不需要的颗粒和表面缺陷。微小的颗粒会导致焊盘中出现空洞。即使是 100nm 的颗粒侵入焊盘，也可能导致数百个连接失败。

混合键合是一个复杂但可行的过程。它使新型芯片和封装成为可能。AMD 率先采用这种方法，但其他人很快就会效仿。比赛才刚刚开始。