DRAM和3D闪存的最新路线图

图 1 展示了市场参与者的 DRAM 路线图，包括三星、美光、SK 海力士和南亚等。其中，三星、美光和 SK 海力士这三大巨头已经发布了 D1z 和 D1a 产品，这些产品采用 15 纳米和 14 纳米级单元设计规则 (D/R)，适用于 DDR4、DDR5 和 LPDDR5 应用。三星已将 EUV 光刻技术应用于 D1x DDR4  TV（ test vehicle）产品和 D1z LPDDR5 量产产品，而美光和 SK 海力士则为 D1z 一代保留了基于 ArF-i 的双图形技术（DPT）工艺。到 2030 年，D1d（或 1δ）、D0a（或 0α）和 D0b（或 0β）等设计进一步缩小的几代 DRAM 将量产。

到目前为止，我们已经看到了 8F2 和 6F2 DRAM Cell设计，其中 unit cell包括 1T（晶体管）和 1C（电容器）。这种 1T+1C 单元设计将用于未来几代 DRAM 的 DRAM 单元设计。

然而，由于工艺和布局的限制，DRAM 厂商一直在开发 4F2 单元结构，例如 1T DRAM 或无电容器 DRAM 原型，作为下一个扩展 DRAM 技术的候选者之一（图 2）。单元存取晶体管采用B-RCAT结构的Bulky fin（或 saddle fin)），但是掩埋字线（ buried wordline）栅极材料已经从single tungsten曾变为poly-Si/tungsten dual work-function 层，以有效控制栅极泄漏。在这种情况下，具有较低work-function的多晶硅上栅极改善了 GIDL 电场 (30%) 和扩散电阻。

此外，美光将TiN-only栅极用于 D1z 和 D1α 单元集成。虽然圆柱型结构是 DRAM cell电容器集成的主流，但 SK 海力士（D1y 和 D1z）和三星（D1z）采用了quasi-pillar电容器（或one-sided pillar capacitor）结构。在这个设计中， cell capacitor仅使用 cylinder的外表面，这就可以获得比上一代更小的cell电容。几年后，DDR5、GDDR7、LPDDR6 和 HBM3 产品将在市场上普及。

对于10nm级及以下的DRAM单元设计，应该加入更多创新的工艺、材料和电路技术，包括更高NA的EUV、4F2、1T DRAM、柱状电容器（ pillar capacitor）、超薄更高k电容器电介质和低 -k ILD/IMD 材料（图 3）。

图4显示了主要参与者的 DRAM 设计规则 (D/R) 趋势。如果他们保持1T+1C结构的6F2 DRAM单元设计，到2027年或2028年亮相的10nm D/R将是最后一代的DRAM新技术。DRAM单元缩放将面临诸如3D DRAM、row hammer scaling (circuit)、低功耗设计等挑战 、刷新时间缩放（ refresh time scaling）和管理、低延迟、新work-function材料、HKMG 晶体管和片上 ECC等工艺技术的挑战。最受欢迎的功能将是“speed”和“sensing margin”。三星用于 DDR5 和 GDDR6 的 HKMG 外围晶体管技术是提高 BL sensing margin和speed的一个例子。

主要的 NAND 芯片制造商正在竞相增加垂直 3D NAND 门的数量。他们已经推出了最新的 1yyL 3D NAND 设备。三星176L（V7）、铠侠/WD 162L（BiCS6）、美光176L（2nd CTF）、SK海力士176L（V7）为1yyL产品。

到目前为止，这些已经采用了一些创新技术和设计，例如三层结构、CuA/COP/PUC 技术以及具有 H 键合的 Xtacking 芯片。此外，三星 Z-NAND 和 KIOXIA XL-FLASH 等低延迟（高速）NAND 产品已通过 3D NAND 单元架构和多平面芯片设计成功商业化。对于超过500层的NAND产品，我们不仅要考虑多堆栈或芯片堆栈集成，还要考虑3D封装解决方案。

自2018年以来，全球大多数智能手机都使用3D NAND存储组件，而不是2D NAND芯片。迄今为止，已经提出并产品化了七种不同的3D NAND原型：三星的V-NAND，铠侠（老东芝内存）和西部数据的BiCS，英特尔/美光的FG CuA，美光的CTF CuA（128L~），来自 SK Hynix 的 BiCS (~72/76L)，来自SK Hynix (96L~) 的 4D PUC，以及来自 YMTC 的 Xtacking（图 6 和图 7）。

Samsung V-NAND (TCAT) 3D NAND产品专门采用single VC刻蚀工艺，最高可达128L (V6)，而其他3D NAND产品均采用multi-deck（例如Intel 144L为三层）string集成。它们都使用20nm或19nm  BL半间距（half pitch），这意味着基于ArF-i和DPT的光刻是3D NAND的主要图案化技术。

具有更高可靠性和低温/高温操作的特定应用仍然需要 2D NAND 晶圆和 SLC/MLC 操作，而不是 TLC 或 QLC 芯片。例如：MCU、医疗、机器人、电视/玩具、游戏手柄、可穿戴设备、安全摄像头、智能音箱、IoT、AI、ML、打印机、机顶盒、航空航天等都需要2D NAND产品。现在，3D NAND 产品在数据中心、云、服务器、SSD、PC、移动和智能手机中非常受欢迎。

随着堆叠门数量的增加，垂直 NAND 串的高度也会增加。例如，新制造的 176L 产品显示距源板（source plate）有12µm 的高度（图 8），这让其比特成本持续降低，但QLC 裸片的位密度增加到 15Gb/mm2。每个NAND string的门总数也增加到200个门或更多。

Intel 144-tier NAND string首次在source和bitline之间由三层（upper deck，middle deck，lower deck和48L）组成，并为TLC和QLC设备保留了FG CuA结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

我们还不能预测未来 3D NAND 技术的所有详细挑战，但其中一些是 HAR、层应力控制、晶圆翘曲、工艺均匀性、ALD/ALE 的严格控制、吞吐量、deck-to-deck 错位、良率控制、 缺陷、NAND 串电流、解码器 TR 可靠性、PGM/ERS 速度、保留、电子迁移、泄漏和干扰、3D 封装解决方案等。

不过，我们认为，PLC 3D NAND 产品可能会在几年内推出。

几十年来，我们一直将 MRAM（或 STT-MRAM）、PCRAM、ReRAM 和 FeRAM 设备和技术视为新兴存储原型。然而，它们将是一种用于嵌入式应用的非易失性存储设备，而不是分立的新兴存储设备。未来的新兴存储器设备，如 SOT MRAM、FTJ、单极或双极丝状 （unipolar or bipolar filamentary）OxRAM、CBRAM、大分子存储器（Macromolecular Memory）、莫特存储器（Mott Memory）或 DNA 存储，则可以被称为新型新兴存储器。

在这里，我们仍然考虑用于新兴存储设备的 MRAM、XPoint、ReRAM (CBRAM) 和 FeRAM。它们正在扩展应用领域，例如 CPU/APU 高速缓存存储器 (STT-MRAM)、人工智能和内存计算 (PCRAM)、模拟 IC (ReRAM、忆阻器)、外部开关 (FeRAM) 和高密度 SCM (XPoint Memory) 。

在新兴存储设备中，STT-MRAM 技术已被 Everspin Technologies、GlobalFoundries、Avalanche Technologies、Sony、Micron、IMEC、CEA-LETI、Applied Materials、Samsung、Fujitsu、IBM、 台积电和 Spin Transfer Technologies (STT)采用。英特尔、美光和 SK 海力士则专注于具有 PCM/OTS 单元结构的 XPoint 内存。美光于 2021 年推出 XPoint 内存（图 9）。

迄今为止，我们已经从市场上找到了 Everspin 第三代独立 256Mb STT-MRAM (pMTJ) 和 1Gb STT-MRAM、三星和索尼的 28nm eSTT MRAM (pMTJ)、具有 40nm 节点的 Avalanche eSTT MRAM (pMTJ)，以及 Dialog Semiconductor（原Adesto Technologies）的第二代ReRAM（CBRAM）产品。台积电宣布了 2nm eMRAM-F 产品路线图，以取代 eFLASH 用于数据/代码存储和配置内存应用。他们目前正在开发 eMRAM-S，以及 14nm/12nm eMRAM-F/eRRAM。

迄今为止，Ambiq Apollo Blue MCU 的所有世代均使用 TSMC 制造的芯片。所有Apollo Blue MCU系列都得到了台积电的支持，带有eFLASH或eMRAM芯片。Apollo1 到 Apollo3 具有 2D NOR eFLASH ESF3 单元、分栅嵌入式 SuperFlash。它们由四个门组成，例如 EG（Erase Gate）、CG（Control Gate）、FG（Floating Gate）和 WLSG（Select Gate）。

另一方面，Apollo4 在 M3 和 M4 之间有一个简单的 eSTT-MRAM 单元结构。与Apollo3相比，peripheral和eMemory gate pitches有所减小；外围栅极为 170nm 至 120nm，eMRAM 阵列为 230nm 至 110nm。台积电22ULL工艺制造的Ambiq低功耗Apollo4 MCU可与GreenWave AI处理器采用的GlobalFoundries eMRAM 22nm FDSOI相媲美。

TSMC eMRAM 技术正在被应用于 16nm FinFET 平台。Everspin、Samsung 和 TSMC 仅使用 HKMG 栅极工艺，但 Avalanche 除外。三星在 SOI 晶圆上采用 FDS 工艺是独一无二的。Avalanche MRAM 栅极具有带 L 形间隔物的旧多晶硅栅极，而所有其他栅极都使用高 k 栅极氧化物，例如 SiON 上的 HfO。特别是 Everspin 在 NMOS 高 k 栅极电介质中采用了 La。Everspin 和三星在 MRAM 栅极结构上采用了 gate-first HKMG 工艺，而台积电则采用了 gate-last HKMG 工艺。

Everspin在市场上发布了四种不同的MRAM产品，包括Toggle-mode MRAM（第1代，Chandler fab.）和STT MRAM（第2~4代，GF fab.）。在STT-MRAM产品中，第二代STT-MRAM器件采用基于MgO的面内MTJ结构，而第三代和第四代STT-MRAM器件采用垂直MTJ（pMTJ）技术。Avalanche pMTJ STT-MRAM 单元设计和结构显示 40nm p-MTJ 层，单元尺寸为 0.032 µm2，MRAM 层位于 M1 源极线下方，位于 Contact-1 和 Contact-2 之间。例如，三星与索尼共同展示了用于华为GT2智能手表GPS控制器的28nm pMTJ 8Mb嵌入式STT-MRAM结构，它们是基于 MgO MTJ 的设备。

富士通 8Mb ReRAM 器件是迄今为止世界上密度最大的独立量产 ReRAM 产品。与之前的 180nm 4Mb ReRAM 产品相比，富士通采用了全新的 45nm CMOS 工艺，芯片尺寸更小，内存密度更高。

来自英特尔和美光的第一代 XPoint 内存芯片具有 128Gb (16GB) 芯片密度和两层 PCM/OTS 结构。已应用于Optane、800P、900P、DC P4800X、H10/H20、DCPMM等多款Intel SSD产品。对于存储元件，已经提出并开发了许多候选材料，例如相变材料、电阻氧化物单元、导电桥单元和MRAM单元。其中，第 1 代。XPoint 内存采用了硫族化物相变材料，GST (Ge-Sb-Te) 合金层。

用于 BL 和 WL 的 20nm 双图案化技术 (DPT)光刻/蚀刻工艺，有效地设计了 2F2 cell。最近，Intel发布第二代XPoint内存，例如OptaneDC P5800X SSD产品上市。这些产品使用4 堆栈 PCM/OTS层结构，有效 1F2，集成在 M4 层上，导致 WL/BL/WL/BL/WL 多层。Ovonic 阈值开关选择器 (OTS) 与设备的 PCM 层共同集成，其元素与之前的 XPoint 第一代相同（图 10）。

新兴的内存设备可以取代 eFLASH 或 SCM，因为它们具有高性能（高速、耐用和保留）和能源效率。然而，最重要的挑战之一是降低比特成本，换句话说，如何增加阵列单元密度。

到目前为止，独立的 STT-MRAM 芯片（256Mb 或 1Gb）和 XPoint 芯片（128Gb 或 256Gb）都无法与 3D NAND 芯片（QLC NAND 芯片为 1Tb 或 1.33Tb）相提并论 此外，大多数新兴存储器件使用一种或多种新材料，如 HfO、HZO、GST 基硫族化物化合物和 Ir/Ta 基金属电极，这给工艺集成带来了一些困难，包括图案化/蚀刻、沉积和退火优化。

★打不死的八位MCU

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