台积电3nm工艺，再进一步

为了帮助设计人员快速采用他们的先进工艺，台积电 (TSMC) 最近为针对其先进节点的 EDA 工具授予了一系列认证。

随着 N3E、N4P 和 3DFabric 工艺的发布，新的独特设计要求要求进行新的认证，以确保同时满足设计人员的系统要求和 TSMC 的工艺要求，从而缩短上市时间。

台积电设计解决方案随着时间的推移而发展。随着时间的流逝，提供了越来越多的技术来满足各种设计需求。图片由台积电提供。

在本文中，我们将简要介绍台积电的先进工艺及其影响，然后概述台积电授予的认证以及这些认证如何帮助未来的设计人员。

台积电延续了晶体管更小、更密集的趋势，此前已宣布其最新的数字节点N3E 和 N4P，以使设计人员能够跟上减小整体 IC 尺寸的步伐，为相同尺寸的晶圆上的附加功能创造更多空间。这两个节点都是现有技术的扩展，但与原始节点相比提供了增强的性能。

N3E技术是一种 3 纳米“增强型”技术，与以前的技术相比，在速度和功耗方面都有了显着提高。此外，根据 特征尺寸以自定义方式实施 FinFET的自由度允许在速度、面积和效率方面进行最佳权衡。

N3E 工艺变化提供给设计人员以提高性能与功耗。图片由台积电提供

N4P技术，4nm工艺，同样是N4平台的延伸。附加一个“P”表示性能，与 N5 平台相比，N4P 工艺的性能提升 11%，比 N4 平台提升 6%。N4P 平台专为轻松从基于 5 nm 的设计迁移而构建，使设计人员能够几乎轻松地提高其设计的性能。

最后，为了避免摩尔定律的终结，台积电还为其 3DFabric 工艺授予了认证：该技术旨在将 IC 设计领域从主要的平面视角转变为体积视角。使用 3DFabric，感兴趣的设计人员可以为他们的项目添加另一个维度，允许使用 TSMC 的 硅堆叠和先进封装技术进行更广泛的集成，同时保持目标板上相同的占用面积。

尽管一些工程师可能相信他们设计工作电路的能力，但我们确实需要某种自动化或模拟来验证复杂的设计。为了确保 EDA 工具不仅满足设计人员的需求，而且满足工艺流程的需要，台积电成立 了 EDA 联盟，直接与 EDA 工具供应商合作。

EDA联盟共有16个合作伙伴，包括Cadence、Siemens、Ansys和Synopsys。这些小组中的每一个都提供自己的与 TSMC 工艺兼容的 EDA 工具，范围从 物理验证到 时序和功率签核。为了确保兼容性并缩短上市时间，台积电已发布认证，以向设计人员保证他们的 EDA 工具符合台积电的内部要求。

截至 2022 年 10 月 26 日的 3DFabric EDA 工具认证状态。图片由 台积电提供。

台积电主要专注于为其高级节点 N3E、 N4P和 3DFabric颁发认证。根据具体应用，某些 EDA 工具可能会提供改进的功能或更好的性能。尽管 EDA 工具的产品数量众多，但设计人员可以放心，只要他们想要的工具经过认证，就可以保证与 TSMC 的高级节点一起工作。

随着摩尔定律不可避免的终结比以往任何时候都更接近，高性能的先进节点和新的设计方法（如 3D 集成）变得比以往任何时候都更加重要。然而，如果没有适当的 EDA 支持，设计师的工作就会变得越来越困难。

台积电开创的直接与 EDA 公司合作的先例标志着自上而下的支持网络设计领域的一个有利趋势，减少了 EDA 工具的开发时间，并允许设计人员在没有担心他们没有合适的工具。

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