CMOS图像传感器，堆叠三层了

CEA-Leti 科学家在 ECTC 2024 上报告了三个相关项目的一系列成功，这些成功是实现新一代 CMOS 图像传感器 (CIS) 的关键步骤，它可以利用所有图像数据来感知场景、了解情况并进行干预——这些功能需要在传感器中嵌入 AI。由于智能传感器

在智能手机、数码相机、汽车和医疗设备中的高性能成像功能，对智能传感器的需求正在迅速增长。这种对通过嵌入式 AI 增强的改进图像质量和功能的需求给制造商提出了在不增加设备尺寸的情况下提高传感器性能的挑战。

“堆叠多个芯片以创建 3D 架构，例如三层成像器，已导致传感器设计的范式转变，”论文“Backside Thinning Process Development for High-Density TSV in a 3-Layer Integration”的主要作者 Renan Bouis 表示。“不同层之间的

通信需要先进的互连技术，而混合键合由于其微米甚至亚微米范围内的极细间距而满足了这一要求，”他说道。“高密度硅通孔 (HD TSV) 具有相似的密度，可通过中间层传输信号。这两种技术都有助于减少线长，这是提高 3D 堆叠架构性能的关键因素。”

这三个项目应用了该研究所之前使用这些技术块堆叠三个 300 毫米硅晶圆的研究成果。“这些论文介绍了制造 3D 多层智能成像器所必需的关键技术要素，这些技术能够满足需要嵌入式 AI 的新应用。”CEA-Leti 项目经理兼 IRT Nanoelec 智能成像器项目主管 Eric Ollier 说道。CEA-Leti 研究所是 IRT Nanoelec 的主要合作伙伴。

“将混合键合与 CMOS 图像传感器中的 HD TSV 相结合，可以促进各种组件（如图像传感器阵列、信号处理电路和存储元件）的集成，并具有无与伦比的精度和紧凑性，”论文“用于高级 CMOS 图像传感器应用的具有高密度 TSV 的 3 层细间距 Cu-Cu 混合键合演示器”的主要作者 Stéphane Nicolas 说道，该论文被选为会议的重点论文之一。

该项目开发了一种三层测试载体，具有两个嵌入式 Cu-Cu 混合键合接口，即面对面 (F2F) 和面对面 (F2B)，以及一个包含高密度 TSV 的晶圆。

Ollier 表示，测试载体是一个重要的里程碑，因为它既展示了每一项技术砖的可行性，也展示了集成工艺流程的可行性。“该项目为展示功能齐全的三层智能 CMOS 图像传感器奠定了基础，其边缘 AI 能够解决高性能语义分割和物体检测应用问题，”他说。

在 ECTC 2023 上，CEA-Leti 科学家报告了一种双层测试载体，结合了 10 微米高、1 微米直径的 HD TSV 和高度控制的混合键合技术，两者均采用 F2B 配置组装。最近的研究将 HD TSV 缩短至 6 微米高，从而开发出一种双层测试载体，该载体具有低色散电气性能，并能简化制造过程。

“由于采用了优化的减薄工艺，我们的 1×6 微米铜 HD TSV 比我们的 1×10 微米 HD TSV 具有更好的电阻和隔离性能，这使我们能够以良好的均匀性降低基板厚度，”论文《Backside Thinning Process Development for High-Density TSV in a 3-Layer Integration》的主要作者 Stéphan Borel 表示。

“这种降低的高度使电阻降低了 40%，与长度的减少成正比。同时降低纵横比增加了隔离衬垫的台阶覆盖率，从而提高了耐压性，”他补充道。

“凭借这些成果，CEA-Leti 现在被明确认定为这一新领域的全球领导者，致力于准备下一代智能成像仪，”Ollier 解释说。“这些新的 3D 多层智能成像仪在传感器本身中实现了边缘 AI，这确实将是成像领域的突破，因为边缘 AI 将提高成像仪的性能并实现许多新的应用。”

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