是时候了解IGZO了

2024-08-17 04:08

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来源：内容编译自semiengineering。

人们对单片 3D 集成的兴趣既来自内存计算应用，也来自对提高电路密度的普遍需求。内存计算架构旨在降低机器学习工作负载的功率要求，而机器学习工作负载主要由内存和逻辑组件之间的数据移动决定。不过，即使在传统架构中，将高密度、高带宽内存放置在靠近逻辑电路的位置也可以提高计算速度并减少电阻损耗。

然而，将器件集成到传统 CMOS 电路的上层会受到严格的限制。为了避免铜扩散，BEOL 工艺温度限制在 400°C 或更低。铟基氧化物半导体是少数几类能够满足这一要求同时提供可接受的电路性能的材料之一。此外，它们在显示器应用中已经很成熟，工艺成熟度高于锗。正如韩国科学技术研究院的 Seung Hyun Oh 在今年的 VLSI 技术研讨会上发表的论文中所说，它们比非晶硅具有更好的迁移率。

在这些材料中，氧化铟镓锌 (IGZO) 尤其具有宽带隙（3.0 eV 或更高，取决于成分）、极低的漏电和高迁移率。不幸的是，迄今为止展示的 IGZO 器件难以提供足够的导通电流。

优化 IGZO 器件

导通电流的改善需要减少界面散射并更好地控制源极和漏极电阻。虽然早期的 IGZO 器件研究使用了溅射沉积，但 ALD 与 3D 集成所需的尺寸更兼容。它本质上是保形的，并且具有更大的成分灵活性。例如，在去年的 VLSI 技术研讨会上，普渡大学的 Jie Zhang 和同事讨论了用 1 个 ZnO 循环（cycles）、1 个 Ga2O3循环和 10 个 In2O3循环的超循环制造的 IGZO 器件。每个超循环沉积约 1.25 Å 的材料，总通道厚度约为 1.5nm。

利用这些器件，他们实现了非常好的 68mV/decade 亚阈值摆幅 (SS) 和超过 1011的开/关电流比。今年，三星的研究人员探索了各种 In:Ga:Zn 比例，以提高阈值电压和导通电流。他们的最佳结果是导通电流超过 22 μA/μm，这来自于In-rich, Zn-poor的成分空间部分。

除了半导体本身的成分外，底部氧化物中的氢浓度也是影响整体器件性能的重要因素。三星集团表示，氢迁移到沟道中导致金属-氧键断裂，从而产生O2 dimers。减少底部氧化物中的氢会降低沟道中的氢，从而使阈值电压向正方向移动。

IGZO 材料与器件触点之间的夹层是另一个重要因素。应避免触点金属氧化，因为这会增加器件电阻。接触电阻尤其重要，因为随着通道尺寸缩小，接触电阻在总电阻中所占的比例会越来越大。Sumi Lee 及其普渡大学的同事表明，当与纯氧化铟接触时，电荷中性能级高于费米能级。界面陷阱充当施主，贡献积聚在界面处的负电荷。结果是形成负肖特基势垒和低接触电阻。镓和锌掺杂使电荷中性能级向下移动，低于费米能级并进入 IGZO 带隙。类受体界面陷阱会耗尽电荷，肖特基势垒高度和接触电阻会增加。调整 IGZO 成分可以让制造商将触点的肖特基势垒高度降至最低。

氧化物半导体面临的主要工艺挑战之一是需要控制氧含量。IGZO 中的氧空位可能导致阈值电压行为不稳定。不幸的是，氧等离子体掺杂处理会造成表面损坏。沉积后热退火也已被使用，但对非常小的特征进行均匀退火具有挑战性。

相反，新加坡国立大学的研究人员在 IGZO 通道顶部放置了一层氧化铟锡 (ITO) 覆盖层，使用锡来满足悬空氧键。Seung Hyun Oh 的研究小组使用了一种由所谓的“initiated CVD”形成的氟掺杂覆盖层。在initiated CVD 中，汽化单体和引发剂化合物被注入工艺室。它们分离并吸收在表面，然后聚合形成含有目标掺杂剂的薄膜。金属氟化物键比金属氧化物键强，因此氟掺杂剂取代了弱键合氧原子。在这项工作中，阈值电压（从 -1.3 到 0.9 V）、迁移率（从 11.8 到 29.2 cm² /Vs）和亚阈值摆幅（从 115 到 62 mV/十倍）均得到了改善。Oh 表示，IGZO/SiO₂界面处的悬挂键更少，电子陷阱也更少。

逻辑和存储器的器件结构

IGZO 适用于各种器件结构，具体取决于预期应用。由于其工艺温度非常低，因此堆叠层相对容易，无论是堆叠纳米片器件还是垂直集成完整晶体管。与硅一样，堆叠纳米片为缩小器件中的低电流问题提供了一种解决方案。清华大学的研究人员展示了一种器件，该器件具有 C 形垂直通道，环绕垂直栅极，两侧是横向栅极。制造使用类似 3D NAND 的集成方案，在一个步骤中对横向栅极堆栈进行图案化，然后沉积通道和垂直栅极。

图 1：垂直双栅极晶体管

DRAM 单元依靠电容器来存储单元值，并伴随晶体管写入、读取和刷新值。三星的 SW Yoo 及其同事实现了 1T1C 垂直 IGZO DRAM 单元。在此类器件中，源极和漏极不是同时制造的，并且可能不具有对称尺寸。虽然标准电气测量可以给出源极和漏极的组合电阻，但优化非对称器件需要分别测量源极和漏极电阻。三星集团通过测量V d -high 和 V s -high 条件下的 I d -V g传输曲线实现了这一点。当对晶体管源极施加偏压时，源极接触处的费米能级会上升，漏极电阻会远大于源极电阻。当在漏极接触处施加偏压时，情况正好相反。通过测量两者，该团队能够提取源极和漏极电阻的单独值。

半导体产业洞察

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尤其是对于机器学习应用，最好存储与模型权重相对应的非二进制值。imec 的研究人员演示了一个 2T1C 单元，其中一个晶体管将一个值写入存储电容器。该值用作第二个读取晶体管的栅极电压。电容器权重 (w ij ) 与读取晶体管的激活输入 (act ij ) 的乘积在输出寄存器中累积。然而，使用 IGZO 晶体管，极低的漏电流可以进一步简化 - 无电容器 2T0C 设计，其中读取晶体管的栅极电容器用作存储元件。