c*8
2 楼
各位办过J1豁免的大虾，我准备申请豁免。在线上填美国国务院的申请表的时候，遇到
了“Program" 一项。因我有好几个DS2019表，我不知道每个表的”Begin Date" 和 “
Funding Amount" 该如何填。是每个表的”Begin Date"都一样呢，还是每年的新时间
（以接上以前的时间为准）填上。“Funding Amount"一项是填累积总数呢，还是每年
的实际数目？
请高人不吝赐教！
了“Program" 一项。因我有好几个DS2019表，我不知道每个表的”Begin Date" 和 “
Funding Amount" 该如何填。是每个表的”Begin Date"都一样呢，还是每年的新时间
（以接上以前的时间为准）填上。“Funding Amount"一项是填累积总数呢，还是每年
的实际数目？
请高人不吝赐教！
t*2
3 楼
真诚请教。。。。好想说fellowship是免税的对吗？可是都一起和RA算在了W2上看不出
来，该怎么办
呢？谢谢各位！
来，该怎么办
呢？谢谢各位！
t*0
4 楼
我用verilog实现了一个两层循环的算法,用伪代码就大概是：
for(i=1;i<11;i++)
for(j=1;j<11;j++)
a[i]=a[i]+b[j];
仿真结果是对的，也能综合，但是同组韩国人总来批评我不够规范，不够专业。。。说
我没有“有限状态机”，很不专业，也没法写报告；
但是我自认为设计的还是有条理的：(a 和 b 都是register 或者就是buffer，连RAM的
访问都不用)
rst信号时，所有寄存器复位；
外来enable信号时，第1个a 寄存器开始存储b 寄存器的累加值，我用一个counter_b从
0开始计b 的相加次数；
当counter_b==10的时候，counter_b归零开始重新算，下一轮的累加结果赋给下一个a
寄存器，counter_a加一；
当counter_a==10的时候，counter_a归零，ready信号从0到1向系统提示任务完成；
说白了就是由rst, enable, counter_a, counter_b来控制的。请问如何用FSM（有限状
态机）来抽象出来描述？
关键就是要把控制信号全都放到一个模块里面，起名为FSM，写文章的时候比较好看。
for(i=1;i<11;i++)
for(j=1;j<11;j++)
a[i]=a[i]+b[j];
仿真结果是对的，也能综合，但是同组韩国人总来批评我不够规范，不够专业。。。说
我没有“有限状态机”，很不专业，也没法写报告；
但是我自认为设计的还是有条理的：(a 和 b 都是register 或者就是buffer，连RAM的
访问都不用)
rst信号时，所有寄存器复位；
外来enable信号时，第1个a 寄存器开始存储b 寄存器的累加值，我用一个counter_b从
0开始计b 的相加次数；
当counter_b==10的时候，counter_b归零开始重新算，下一轮的累加结果赋给下一个a
寄存器，counter_a加一；
当counter_a==10的时候，counter_a归零，ready信号从0到1向系统提示任务完成；
说白了就是由rst, enable, counter_a, counter_b来控制的。请问如何用FSM（有限状
态机）来抽象出来描述？
关键就是要把控制信号全都放到一个模块里面，起名为FSM，写文章的时候比较好看。
f*e
5 楼
可能还没那么惨，恐慌过去了就好了
不过苹果还要赶快再造个神出来
不过苹果还要赶快再造个神出来
l*m
6 楼
fill in the information that appears on each of your DS-2019 forms, if you
have multiple forms.
In DS-2019, there is begin and end date, as well as the amount of money.
【在 c*********8 的大作中提到】
: 各位办过J1豁免的大虾，我准备申请豁免。在线上填美国国务院的申请表的时候，遇到
: 了“Program" 一项。因我有好几个DS2019表，我不知道每个表的”Begin Date" 和 “
: Funding Amount" 该如何填。是每个表的”Begin Date"都一样呢，还是每年的新时间
: （以接上以前的时间为准）填上。“Funding Amount"一项是填累积总数呢，还是每年
: 的实际数目？
: 请高人不吝赐教！
have multiple forms.
In DS-2019, there is begin and end date, as well as the amount of money.
【在 c*********8 的大作中提到】
: 各位办过J1豁免的大虾，我准备申请豁免。在线上填美国国务院的申请表的时候，遇到
: 了“Program" 一项。因我有好几个DS2019表，我不知道每个表的”Begin Date" 和 “
: Funding Amount" 该如何填。是每个表的”Begin Date"都一样呢，还是每年的新时间
: （以接上以前的时间为准）填上。“Funding Amount"一项是填累积总数呢，还是每年
: 的实际数目？
: 请高人不吝赐教！
B*r
7 楼
RA 不是fellowship的说。Assistanship就是校内工作。
p*a
8 楼
搜一下2段式或者3段式状态机的写法。
【在 t******0 的大作中提到】
: 我用verilog实现了一个两层循环的算法,用伪代码就大概是：
: for(i=1;i<11;i++)
: for(j=1;j<11;j++)
: a[i]=a[i]+b[j];
: 仿真结果是对的，也能综合，但是同组韩国人总来批评我不够规范，不够专业。。。说
: 我没有“有限状态机”，很不专业，也没法写报告；
: 但是我自认为设计的还是有条理的：(a 和 b 都是register 或者就是buffer，连RAM的
: 访问都不用)
: rst信号时，所有寄存器复位；
: 外来enable信号时，第1个a 寄存器开始存储b 寄存器的累加值，我用一个counter_b从
【在 t******0 的大作中提到】
: 我用verilog实现了一个两层循环的算法,用伪代码就大概是：
: for(i=1;i<11;i++)
: for(j=1;j<11;j++)
: a[i]=a[i]+b[j];
: 仿真结果是对的，也能综合，但是同组韩国人总来批评我不够规范，不够专业。。。说
: 我没有“有限状态机”，很不专业，也没法写报告；
: 但是我自认为设计的还是有条理的：(a 和 b 都是register 或者就是buffer，连RAM的
: 访问都不用)
: rst信号时，所有寄存器复位；
: 外来enable信号时，第1个a 寄存器开始存储b 寄存器的累加值，我用一个counter_b从
D*s
9 楼
作为工程师和发明家，苹果肯定可以找到代替者。作为一个偶像和企业家，这家公司告
别的是一个时代。苹果对大众生活数码化的coherence也应该会受到一些影响,毕竟他们
公司内部都把他当作英雄。
没了英雄,war3怎么打也打不赢,要是玩dota,直接就输了,hehe
【在 f*******e 的大作中提到】
: 可能还没那么惨，恐慌过去了就好了
: 不过苹果还要赶快再造个神出来
别的是一个时代。苹果对大众生活数码化的coherence也应该会受到一些影响,毕竟他们
公司内部都把他当作英雄。
没了英雄,war3怎么打也打不赢,要是玩dota,直接就输了,hehe
【在 f*******e 的大作中提到】
: 可能还没那么惨，恐慌过去了就好了
: 不过苹果还要赶快再造个神出来
b*t
10 楼
如果是的话，就体现在你的1042s表里面了；
【在 t***2 的大作中提到】
: 真诚请教。。。。好想说fellowship是免税的对吗？可是都一起和RA算在了W2上看不出
: 来，该怎么办
: 呢？谢谢各位！
【在 t***2 的大作中提到】
: 真诚请教。。。。好想说fellowship是免税的对吗？可是都一起和RA算在了W2上看不出
: 来，该怎么办
: 呢？谢谢各位！
t*0
11 楼
谢谢大侠指点。
有限状态机的代码格式和基本概念我知道，也一定会继续思考的。
看别人的文章时，他们都会画出Block Diagram，其中有一个 FSM 放在那里，用几个信
号箭头和其他block相连，然后给出直观的抽象状态流图。
请问一般数字电路设计中， FSM 是一个必须独立来设计的模块吗？综合以后的电路也
要专门考虑FSM该放到floorplan 的位置是吗?
我对综合很不懂，弱感觉verilog代码里FSM就是和其他功能融合在一块儿的东西。。。
我是刚刚转行VLSI的，课程都是从本科课刚学起，搞研究就更没有经验了，无奈老板赶
鸭子上架。。。。。请大侠排砖啊，感激不尽。
有限状态机的代码格式和基本概念我知道，也一定会继续思考的。
看别人的文章时，他们都会画出Block Diagram，其中有一个 FSM 放在那里，用几个信
号箭头和其他block相连，然后给出直观的抽象状态流图。
请问一般数字电路设计中， FSM 是一个必须独立来设计的模块吗？综合以后的电路也
要专门考虑FSM该放到floorplan 的位置是吗?
我对综合很不懂，弱感觉verilog代码里FSM就是和其他功能融合在一块儿的东西。。。
我是刚刚转行VLSI的，课程都是从本科课刚学起，搞研究就更没有经验了，无奈老板赶
鸭子上架。。。。。请大侠排砖啊，感激不尽。
j*k
12 楼
short APPL, long MSFT...
p*a
13 楼
假设你要讨论的是时序电路．FSM一般是一个模块的主干，应该是首先设计的．FSM状态
的转换在时钟沿实现．输入对状态及输出的影响在时钟沿之间用组合逻辑实现．这样做
的好处是分离了组合逻辑和时序逻辑，便于静态时序分析以及时序优化．建议你看看
altera的
＂recommended hdl coding style＂．
FSM只要能被综合软件识别出来的话，一般都优化得很好，我觉得一般不需要用
floorplan．大宽度数据传输之类的地方可能需要用到floorplan, 比如将一个32-bit宽
的数据从一个模块的输出送到另一个模块的输入．当然具体情况具体分析，从静态时序
分析仪中你可以找到最需要优化的关键路径．
另外，如果你使用Altera的Quartus II的话，在＂Tools->Netlist Viewers->State
Machine Viewer＂里面应该可以看到状态流图，如果没看到，说明设想中的状态机实际
上被综合成了别的结构．
【在 t******0 的大作中提到】
: 谢谢大侠指点。
: 有限状态机的代码格式和基本概念我知道，也一定会继续思考的。
: 看别人的文章时，他们都会画出Block Diagram，其中有一个 FSM 放在那里，用几个信
: 号箭头和其他block相连，然后给出直观的抽象状态流图。
: 请问一般数字电路设计中， FSM 是一个必须独立来设计的模块吗？综合以后的电路也
: 要专门考虑FSM该放到floorplan 的位置是吗?
: 我对综合很不懂，弱感觉verilog代码里FSM就是和其他功能融合在一块儿的东西。。。
: 我是刚刚转行VLSI的，课程都是从本科课刚学起，搞研究就更没有经验了，无奈老板赶
: 鸭子上架。。。。。请大侠排砖啊，感激不尽。
的转换在时钟沿实现．输入对状态及输出的影响在时钟沿之间用组合逻辑实现．这样做
的好处是分离了组合逻辑和时序逻辑，便于静态时序分析以及时序优化．建议你看看
altera的
＂recommended hdl coding style＂．
FSM只要能被综合软件识别出来的话，一般都优化得很好，我觉得一般不需要用
floorplan．大宽度数据传输之类的地方可能需要用到floorplan, 比如将一个32-bit宽
的数据从一个模块的输出送到另一个模块的输入．当然具体情况具体分析，从静态时序
分析仪中你可以找到最需要优化的关键路径．
另外，如果你使用Altera的Quartus II的话，在＂Tools->Netlist Viewers->State
Machine Viewer＂里面应该可以看到状态流图，如果没看到，说明设想中的状态机实际
上被综合成了别的结构．
【在 t******0 的大作中提到】
: 谢谢大侠指点。
: 有限状态机的代码格式和基本概念我知道，也一定会继续思考的。
: 看别人的文章时，他们都会画出Block Diagram，其中有一个 FSM 放在那里，用几个信
: 号箭头和其他block相连，然后给出直观的抽象状态流图。
: 请问一般数字电路设计中， FSM 是一个必须独立来设计的模块吗？综合以后的电路也
: 要专门考虑FSM该放到floorplan 的位置是吗?
: 我对综合很不懂，弱感觉verilog代码里FSM就是和其他功能融合在一块儿的东西。。。
: 我是刚刚转行VLSI的，课程都是从本科课刚学起，搞研究就更没有经验了，无奈老板赶
: 鸭子上架。。。。。请大侠排砖啊，感激不尽。
t*0
14 楼
实在是非常感谢。学习了：）
【在 p******a 的大作中提到】
: 假设你要讨论的是时序电路．FSM一般是一个模块的主干，应该是首先设计的．FSM状态
: 的转换在时钟沿实现．输入对状态及输出的影响在时钟沿之间用组合逻辑实现．这样做
: 的好处是分离了组合逻辑和时序逻辑，便于静态时序分析以及时序优化．建议你看看
: altera的
: ＂recommended hdl coding style＂．
: FSM只要能被综合软件识别出来的话，一般都优化得很好，我觉得一般不需要用
: floorplan．大宽度数据传输之类的地方可能需要用到floorplan, 比如将一个32-bit宽
: 的数据从一个模块的输出送到另一个模块的输入．当然具体情况具体分析，从静态时序
: 分析仪中你可以找到最需要优化的关键路径．
: 另外，如果你使用Altera的Quartus II的话，在＂Tools->Netlist Viewers->State
【在 p******a 的大作中提到】
: 假设你要讨论的是时序电路．FSM一般是一个模块的主干，应该是首先设计的．FSM状态
: 的转换在时钟沿实现．输入对状态及输出的影响在时钟沿之间用组合逻辑实现．这样做
: 的好处是分离了组合逻辑和时序逻辑，便于静态时序分析以及时序优化．建议你看看
: altera的
: ＂recommended hdl coding style＂．
: FSM只要能被综合软件识别出来的话，一般都优化得很好，我觉得一般不需要用
: floorplan．大宽度数据传输之类的地方可能需要用到floorplan, 比如将一个32-bit宽
: 的数据从一个模块的输出送到另一个模块的输入．当然具体情况具体分析，从静态时序
: 分析仪中你可以找到最需要优化的关键路径．
: 另外，如果你使用Altera的Quartus II的话，在＂Tools->Netlist Viewers->State
O*2
15 楼
Synplify Pro也可以直接自动生成FSM的图出来。
n*g
16 楼
It seems that your code will use many adders to realize the addition between
a and b.
Your colleague may be suggesting you to use FSM plus an adder to realize the
whole function?
a and b.
Your colleague may be suggesting you to use FSM plus an adder to realize the
whole function?
相关阅读
询问一个IEEE mobile computing的submission问题有谁做过multivariable control吗?请教一个ASIC的面试问题学power system, power electronics 等power 方向的来讨论下就业问题怎样实现这个线性转换的算法招人广告可以发在这里么？招光电人才SOT23 vs. SOIC关于UMASS 的 Aura GanzTWC和TC是不是比较水啊？这边有做太阳能电池的朋友吗？花大价钱读EEmaster 值不值？SRC-7 reconfigurable computer有谁用过吗？IEEE Student Member算Memeber么？请教通信中的编译码问题？ (LDPC)这个做控制的好牛啊，哈哈USB键盘出来的信号Mixed Signal Design Engineer Opening in SINGAPORE (转载)问个delayed branch的问题请问谁有用反应离子刻蚀硼硅玻璃的经验？A basic question about FIR and IIR filters