SOT-MRAM，有望取代SRAM

今天，三个主要问题挑战了自旋轨道扭矩磁阻随机存取存储器 (SOT-MRAM) 器件在末级缓存存储器应用中的使用：可扩展性、动态功耗以及对可制造的紧凑型无场开关解决方案的需求。

在 IEDM 2022 上，imec 展示了一种一次性解决这些问题的 SOT-MRAM 架构。

近年来，芯片行业对SOT-MRAM技术的发展越来越感兴趣。SOT-MRAM 是一种非易失性存储器，具有适合嵌入式存储器应用的良好特性，例如高性能计算和移动应用中的 L3（及以上）缓存存储器。今天，这个角色通常由超快易失性静态 RAM (SRAM) 来实现，但限制 SRAM 位密度的缩放限制迫使存储器参与者寻找替代方案。

此外，当存储器处于非活动状态时，SRAM 位单元会产生越来越多的功耗，从而降低设备的整体待机功耗。像 MRAM 这样的非易失性存储器不仅有可能提供更小的位单元，而且它们的非易失性特性还可以解决待机功耗问题。

SOT-MRAM由更成熟的自旋转移力矩MRAM（STT-MRAM）演变而来，由于具有更大的耐用性和更快的两种二进制状态之间的切换速度，因此具有更好的缓存应用前景。在这两种 MRAM 类型中，磁性隧道结 (MTJ) 构成了存储单元的“心脏”。在此 MTJ 中，薄介电层 (MgO) 夹在铁磁固定层 (CoFeB) 和铁磁自由层 (CoFeB) 之间。存储单元的写入是通过切换自由层（MRAM 位单元的“存储”层）的磁化来执行的。对于读取，MTJ 的磁阻是通过使电流通过结来测量的。该隧道磁阻 (TMR) 可高可低，具体取决于自由层和固定层的磁化方向（即平行 (1) 或反平行 (0)）。

图 1：MRAM TMR 读取操作的一般原理（上方绿色 = 固定层 (RL)；下方绿色 = 自由层 (FL)；蓝色 = MgO 介电层；i = 读取电流）

STT-MRAM 和 SOT-MRAM 之间的主要区别在于用于写入过程的电流注入几何形状。在 STT-MRAM 中，电流垂直注入 MTJ，而 SOT-MRAM 中的电流注入发生在平面内，在相邻的 SOT 层中——通常是重金属（如钨 )。因此，在 SOT-MRAM 中，读写路径被解耦，显着提高了设备的耐用性和读取稳定性。平面内电流注入还消除了 STT-MRAM 操作的开关延迟特性。2018 年，imec 率先展示了低至 210 ps 的可靠 SOT-MRAM 开关，具有增强的耐用性（>5 × 1010 个开关周期）和 300 pJ 的运行功率。

由于是非易失性的，SOT-MRAM 在高单元密度下提供比 SRAM 低得多的待机功耗。但是由于写操作需要大电流，动态功耗仍然比较高。

此外，需要在密度缩放方面进行创新，以使 SOT-MRAM 成为嵌入式存储器应用中 SRAM 的真正竞争对手。在固定层和自由层（称为 p-MTJ）中采用垂直磁化而不是传统的面内磁化提高了缩放潜力，因为它消除了存储单元为矩形的需要。

但关键的挑战在于设备架构。STT-MRAM 具有柱状结构，是一种双端器件。当在存储器阵列配置中实现时，每个 MTJ 单元只需要一个选择设备（通常是一个（存取）晶体管）来选择用于读取或写入的存储器元件。SOT-MRAM 具有独立的读写路径，是一种三端器件。在这种情况下，每个存储元件需要两个存取晶体管：一个用于读取操作，一个用于写入操作。因此，虽然独立的读写路径为可靠性提供了额外的好处，但由于额外的存取晶体管（带有额外的金属线），它们会占用额外的空间。

SOT-MRAM 面临的另一个挑战是可制造性。

2018 年，imec 展示了使用 CMOS 兼容工艺在 300 毫米晶圆上全面集成 SOT-MRAM 器件模块，促进了在工业方面的应用。但 SOT-MRAM p-MTJ 位单元的实际实施仍然受到写入操作期间对额外面内磁场的需求的阻碍。需要该磁场来打破对称性并确保确定性的磁化切换。换句话说，如果没有这个磁场，就不可能知道自由层在施加写入电流后最终处于什么状态。在 SOT-MRAM 开发阶段，该磁场可以由外部磁场产生，但最终器件需要在器件位置产生稳健且紧凑的磁场。

到目前为止，针对每个挑战的解决方案都已成功展示——其中有几个在 300 毫米晶圆上。

通过在用于塑造 SOT 层的硬掩模中嵌入铁磁体，可以恢复外部磁场的作用——这样就不需要外部磁场。铁磁体在磁隧道结的自由层上感应出一个小的均匀面内场。2019 年，imec 表明这种“无场”切换方法是可靠的，同时保持了 SOT-MRAM 器件的亚纳秒写入。

采用电压门 (VG:voltage Gate) 辅助方法可以部分缓解与高写入电流相关的问题。在这样的 VG-SOT-MRAM 器件中，SOT 效应再次负责切换自由层——使用平面内电流进行实际切换。但是，电压控制磁各向异性 (VCMA) 门现在通过激发电场（穿过隧道势垒）来降低能垒，从而协助其运行。因此，写入操作所需的电流较小，从而改善了动态功耗。

VG 辅助方法的另一个优点是它为多支柱/多位设备结构打开了大门。现在可以在共享的 SOT 轨道上实现四个（或更多）MTJ 支柱，而不是将一个 MTJ 支柱连接到 SOT 轨道。在这个多柱、多位器件中，可以通过在其 VCMA 栅极上施加电压来选择单个柱（或位）。这会降低其能垒，从而促进切换。但是只需要一个（大）存取晶体管（而不是四个）来写入共享的 SOT 轨道。这导致整体上更紧凑的位单元。

但到目前为止，还没有展示完全兼容多支柱操作的无场解决方案。例如，如上所述，无场开关解决方案需要在每个 p-MTJ 支柱中嵌入铁磁体，这在很大程度上损害了可扩展性。

在 IEDM 2022 上，imec 展示了一款功能齐全的多柱 SOT-MRAM 器件，可一次解决上述所有挑战。

图 2：压控 VCMA 效应和多柱器件的示意图。(a) 栅极电压调制开关能垒；(b) 混合 SOT 轨道可在多柱器件上实现无场操作（如IEDM 2022所示）。

首先，该设备通过在公共 SOT 轨道内实现平面内磁性层（称为混合自旋源）来实现可扩展的无场解决方案。这种额外的常见平面内磁性层耦合到每个单独的存储元件。它就像每个支柱的磁场，但不再是每个单独的 MTJ 堆栈的一部分，从而提高了可扩展性。

其次，VCMA 效应通过调制和降低实际开关的能垒来辅助写入操作，从而降低开关能量。

图 3：基准图显示 1 ns 的能量消耗作为参考和无场设备中保留的函数。具有混合 SOT 轨道的器件显示出高 SOT 效率，可与参考样品相媲美。

第三，这种 VCMA 辅助概念减少了每位所需的晶体管数量，有利于面积消耗和可扩展性。

这种器件方法可实现具有高开关效率（60 fJ/位功耗）、快速运行速度（低至 300 ps）和 >1012耐用性的无场开关。它适用于单柱和多位 SOT 器件，300 毫米集成技术与 CMOS 和后道工序兼容。

图 4：图表显示了在没有外部磁场的情况下不同脉冲宽度的开关回路。可以使用低至 0.3 ns 的脉冲获得超快无场 SOT 开关

上述特性使非易失性 SOT-MRAM 器件成为高密度末级嵌入式缓存应用的备选方案。

在将这种非易失性 SOT-MRAM 存储器推向市场之前，还需要进行一些额外的开发。当前的工作重点是通过改进 SOT 轨道和 MTJ 柱状堆栈设计来进一步降低开关能量。此外，imec 团队正致力于 SOT-MRAM 器件的阵列配置，并将该技术推向产业化。

还可以设想 SOT-MRAM 存储器成为单独的片外高速缓存die的一部分，使用die to die或die to wafer的键合技术将它们键合到逻辑和/或较低级别的高速缓存存储器——概念上类似AMD 的 3D V-Cache 技术与 3D 堆叠 SRAM 缓存芯片。这种片外解决方案在单独的芯片上进行了独立优化，有望比传统的末级嵌入式缓存实现更具成本效益。