3D芯片的麻烦！

将一个逻辑器件放在一个逻辑器件上面，这看起来是一个相对简单的操作。但要实现这个，有不少问题需要克服。

真正的3D需要以高度集成的方式将晶圆堆叠在一起。这与2.5D集成非常不同，在2.5D集成中，逻辑并排布局，由中介器连接。目前有一些中间解决方案，将大量内存堆叠在逻辑上，例如HBM堆栈。

第一个真正的3D-IC即将问世。Cadence 数字与签核部产品管理部总监 Vinay Patwardhan 表示：“今年下半年将推出一些涉及完整logic-on-logic的测试芯片。” “到明年年中，我们可以期待一些现实的logic-on-logic芯片，特别是具有多个 AI 内核的芯片。这些公司在单个芯片上的面积已经用完了。其中许多设计都接近十字线尺寸限制，超过 600 或 700 平方毫米。他们拼命地尝试为下一代设计采用全 3D 堆栈，因为它不需要太多的架构更改。但是切割和堆叠它们是一种物理变化。”

3D的其他目标可能更远，比如堆叠异构芯片的能力。Synopsys研究员 Rob Aitken表示:“这需要一个真正的3D布局器和布线器在异构堆栈上工作。”“它必须知道，要构建任何穿过裸片的逻辑路径，你需要两个独立的库。它们很可能是两个不同的技术节点，但是现有的工具和流程都假定库是一致的，而这些假设是非常深入的。可以修改工具来处理这个问题，这不是不可想象的。但对工具的一些基本假设需要改变。”

从2.5D集成中得到的一个关键教训是，两个裸片的连接处存在重大的机械问题。电动汽车集团EV Group业务发展总监 Thomas Uhrmann 表示：“只要将两个芯片集成在一起，就会产生压力。” “如果你看看中介层的问题，大部分断裂点都在连接处，这会产生可靠性问题。您不应该低估处理混合材料所带来的复杂性。在芯片中间，您可能有底部填充。当你解决它时，它会缩小。这会产生压力，即使它稳定了连接。有了 3D 集成，这个问题就转移到了另一个维度。”

在这一点上，这些问题已经相当好地理解了。“当你开始混合不同的材料时，会出现更多有趣的异质堆叠问题，”Synopsys的Aitken说。“当你将CMOS堆叠在CMOS上时，即使它是一个不同的节点，它也可能以一种有意义的机械方式表现出来。如果你决定在硅上堆叠一个氮化镓器件，或者在其他物体上堆叠一层，你可以做很多很酷的事情。但你会开始遇到一些有趣的机械问题，需要大量思考。”

另一个物理问题是热量。西门子EDA高级封装解决方案总监Tony Mastroianni表示:“散热可能是当今最大的挑战。”“虽然HBM正在做12个die的堆栈，但这是一个非常不同的问题，因为它是内存，你一次只能启用其中一个堆栈。他们不是同时开火的。他们不需要担心热管理。目前的实际限制可能是三个die，即使这样也将是一个挑战。”

但这也不全是坏消息。“3D堆叠通过降低动态功耗提供了一点帮助，”Cadence 的 Patwardhan 说。“对于 2.5D，信号必须穿过一个大芯片，然后在中介层上传输到另一个芯片，导致导线长度变长。当您有堆叠芯片时，您可以沿 Z 方向布线，从而减少线长。因此动态功耗，即开关功耗，在 3D堆叠中降低了。如果堆叠正确，两个芯片上的开关元件不会同时开关，您可以有效地使用 3D 堆叠来降低功率或热足迹。如果两层同时发生太多开关，热效应、烟囱效应就会发挥作用。”

这是 3D 技术的一个应用。“如果你相信暗硅效应的概念，即并非所有设备都需要一直处于开启状态，那么你可以在概念上构建一个 3D 堆栈，以一种你能够管理热的方式，这样电力和热量就不是问题了。”“你可以将之前作为大型2D对象执行的内容转换为较小的3D对象。”

无论如何，都需要及早分析。Cadence 定制 IC 和 PCB 事业部产品管理总监 John Park 表示：“在布局布线之前，您必须尽早进行一些热特性表征。” “你需要能够输入描述每个小芯片功耗的参数数据，要使用的模原料，参数化地描述你期望的潜在散热器的样子，它正在进行的封装的尺寸，因为那是系统的自然部分，有助于散发热量，甚至 PCB 的尺寸也有进一步的帮助。在原型设计阶段，你开始考虑什么东西可以堆叠，甚至在2D世界中，它们彼此之间的距离有多近，基于早期设计知识，哪种类型的芯片或小芯片最适合堆叠。”

当芯片之间，甚至芯片内部通过中介层进行通信时，高速通信需要复杂的 PHY、SerDes 和通信协议来确保数据的可靠传输。“你需要 PHY 用于 2.5D 中的高速接口，因为你要驱动高达两毫米，”西门子的 Mastroianni 说。“你必须担心定时和同步以及处理信号完整性问题。但是对于真正的 3D，由于逻辑在纳米或微米之外，您可以只使用常规门，常规标准单元。他们确实有内置了一点 ESD 的特殊电池，但基本上您不需要这些 PHY。相反，您只是让那些逻辑接口通过常规逻辑进行对话。你必须为时钟做一些同步，但这是正常的 STA 逻辑类型的东西和时序优化。”

这会产生一些不同的问题。Aitken 说：“你有机会在堆栈之间建立更多的互连，而布局数万个 PHY 是行不通的。” “但你确实必须关心这些事情的测试、sign-off。你到底要开什么车？你会有一个逆变器驱动一块金属并连接到另一侧的匹配缓冲器吗？或者你打算放入某种 MUX 以便进行一些测试？或者你会尝试联系他们以获得晶圆探针，还是你会忘记整个事情并且在构建它之前不进行测试？”

设计界正试图回答这些问题。“OSAT 通常会执行键合前和键合后测试，”Patwardhan 说。“使用今天的测试技术可能无法直接探测这些小于 10 微米的微凸块。许多测试通过跨两个芯片定义的测试路径进行。他们插入可以运行开路测试的可编程电子保险丝。我们必须确保无论我们做什么测试插入，从 EDA 的角度来看，我们都遵循新兴的IEEE 1838标准，并确保所有这些检查都可以通过完整的 EDA 流程进行。随着这些混合键合变得更加主流，测试将会发展。”

3D-IC 将需要对现有 EDA 工具和流程进行一些重大升级。

“我们称它们为三个 M，” Ansys产品营销总监 Marc Swinnen 说。“这是多物理（multi-physics）、多规模（multi-scale）和多组织multi-organizational 的挑战：

在热、机电、机械和电磁等方面存在多物理场挑战。这些是传统上芯片设计人员不必担心太多的问题，除了 RF 人员。

当您从芯片上的纳米级到封装上的毫米级再到 3D-IC 中介层上的厘米级时，会遇到多尺度挑战。那是您涵盖的六个数量级。传统上，这些由三组不同的工具处理。对于 3D-IC，这些都需要整合为一个。

它已成为一个多组织的问题。行业中确实存在这方面的技能，但它们有时分散在不同的团队、不同的公司中。对于 3D-IC 公司，他们将不得不重新构建他们的组织架构，以汇集一个团队来囊括解决此问题所需的所有专业知识。你不能把它扔到某个偏远的团队，然后再扔给世界各地的另一个团队，然后再返回给设计团队。”

许多问题是对目前使用的问题的扩展，可能会分阶段引入。“第一阶段可能会支持同质裸片，”Mastroianni 说。“所有裸片都将采用相同的技术。这让它变得更容易一些，但最终要真正利用这项技术，您希望能够利用不同的工艺技术、不同的节点。这将需要通用数据模型才能执行时序收敛。此外，当所有设备不在同一个芯片上时，您不能假设它们都快快或慢慢。你必须处理那个。片上变化是一种统计技术，您可以在其中对时序变化的程度做出一些假设。它基本上是您在设计中构建的开销余量。但是如果你有不同的芯片是在不同的运行中制造的，你不能假设任何相关性，它们是完全不相关的。所以，你必须做更极端的角优化分析。”

不仅布局和布线工具必须针对 Z 维度重新设计，它们还必须具有更多的热感知能力。“我们已经有了活动感知的 2D 设计工具，”Patwardhan 说。“布局器和其他工具能够获取 VCD 文件，代表最坏的情况活动。您可以从模拟中聚合它，然后以热点分散的方式布局单元格。这是一个迭代流程，我们先进行布局，进行裁剪，然后在时钟树综合之后，我们可以使用一些活动数据来优化布局。这是基于功率密度的流量。这可以扩展到 3D。我们正在研究这个并有一些早期的原型，我们可以在其中获取活动信息，然后使用早期的热分析，基于您的静态电流或全动态活动，并基于此决定 3D 布局。我们现在增强了 2D 布局引擎，我们必须扩展它以采用 Z 维度，它是一个多目标布局器。热效应可以直接建模为布局器的目标。”

在早期工具中可能会看到的另一个简化是限制在何处进行 Z 维度分区。如果宏单元或 IP 块保留在单个裸片上，则可以在裸片内对它们进行签核，而不必等到整个堆栈在逻辑上组装完毕。

“有人在谈论取消这一限制，”帕克说。“他们称之为macro-folding。在模拟世界中，他们称之为circuit folding。如果在平面意义上你有一个非常小的外形，但它们有一些垂直空间，有人在谈论折叠宏在彼此之上。我不知道实际生产中的任何设计，但肯定有一些我们的客户在谈论这种能力。通过折叠，你可以使它在平面意义上缩小一半，在垂直意义上稍微厚一点。”

当从一个技术节点迁移到另一个技术节点时，总是需要注意新的影响，并设置新的限制或局限性以确保轻松签核。从 2.5D 到 3D 的迁移使那些以前的迁移看起来很简单。但3D-IC 正在颠覆工具、模型、流程甚至组织的方方面面，这些问题还需要行业的共同努力。

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