300层以上的NAND，怎么做？

如昨日报道，Kioxia 及其研究和制造合作伙伴 Western Digital 计划在即将举行的2023 年 VLSI 技术和电路研讨会上展示他们的创新，这些创新将使更高容量和更高性能的 3D NAND 存储设备成为可能 。据eeNewsEurope报道，两家公司的工程师正在寻求实现 8 平面 3D NAND 设备以及具有超过 300 条字线的 3D NAND IC  。

随着 3D NAND 器件增加字线数量、缩小 NAND 单元尺寸并扩大存储器 IC 的容量，提高其读/写性能变得至关重要。最好的 SSD 、笔记本电脑和智能手机等实际设备往往会在给定容量下使用更少的芯片，但最终用户希望他们的新设备比旧设备更快。

提高3D NAND IC性能的方法之一是增加平面数量并增强其内部并行性。Kioxia 将发表一篇论文 (C2-1)，其中介绍了一种八平面 1Tb 3D TLC NAND 器件，该器件具有超过 210 个有源层和 3.2 GT/s 接口。该 IC与铠侠/西部数据于 3 月下旬推出的 218 层 1Tb 3D TLC NAND 设备非常相似 ，具有 17Gb/mm²密度和 3.2 GT/s I/O 总线。但该总线具有八个平面而不是四个平面，据说可提供 205 MB/s 的程序吞吐量以及读取延迟40 微秒。后者的规格明显优于 Kioxia 的 128 层 3D NAND 提供的56 μs。

新论文显示，Kioxia 的 1Tb 3D TLC NAND 设备通过将 X 方向的数据查询区域减少到 41%，实现了 3.2 GT/s 的接口速度，从而实现了内存和主机之间更快的数据传输。然而，这种新设计可能导致布线拥塞，Kioxia 通过引入混合行地址解码器 (X-DEC) 缓解了这一问题。X-DEC 有助于有效管理增加的布线密度，最大限度地减少可能因拥塞导致的读取延迟下降。

Kioxia 还实施了一种单脉冲双选通技术，允许在单个脉冲内感测两个存储单元，从而将总感测时间减少 18%，并将程序吞吐量提高到 205 MB/s。该设备新颖的八平面架构、单脉冲双选通方法和 3.2 GT/s I/O 允许 40 μs 的读取延迟和 205 MB/s 的程序吞吐量。

1Tb 3D TLC NAND 设备很可能已经实现了混合行地址解码器和用于其快速接口的单脉冲双选通技术，这些技术可能会在未来得到广泛应用。然而，实施八平面架构会增加 3D NAND IC 和支持内存控制器的复杂性，从而导致更高的开发和制造成本以及更长的上市时间。此外，如果主机控制器无法正确管理八平面设备，则 IC 的实际性能可能会下降。

除了研究八平面 3D NAND IC 器件结构外，Kioxia 和西部数据还合作开发具有超过 300 个有源字层的 3D NAND 器件，这将增加垂直沟道长度并提高沟道的结晶质量。

为实现这一目标，两家公司计划采用金属诱导横向结晶 (MILC) 技术，如 T7-1 论文中所述。通过利用 MILC，开发人员能够在垂直存储孔内创建单晶 14 微米长的“通心粉状”硅 (Si) 通道，尽管是针对 112 层原型设备。

据报道，这种实验性 3D NAND IC 还利用尖端的吸镍方法消除硅材料中的杂质和缺陷，从而提高单元阵列性能。因此，读取噪声至少降低了 40%，沟道电导增加了十倍，所有这些都不会牺牲电池的可靠性。

目前，像串堆叠这样的技术允许构建具有数百个活动层的 3D NAND，但它们非常耗时。因此，设备制造商和晶圆厂设备生产商正在开发通过蚀刻更长（更深）的垂直通道来增加层数的方法。

Tokyo Electron 是一家蚀刻工具制造商，将提交一篇论文 (T3-2)，详细介绍一种为 400 层 3D NAND 节点快速钻孔超过 10 微米（10 μm）垂直通道的方法，而无需过多的能源消耗或使用的有毒物质。

据 Tokyo Electron 称，其高纵横比 (HAR) 电介质蚀刻技术采用低温晶圆台和新的气体化学技术，可在短短 33 分钟内创建具有“出色”蚀刻轮廓的 10 微米高通道，并且具有 84%减少碳足迹。