UCIe的速度,首次公布
来源:内容由半导体行业观察(ID:icbank)编译自hpcwire,谢谢。
Chiplet 之间可用带宽的第一个数字已经出来——UCIe 估计 chiplet 封装可以在非常狭窄的区域中挤出 630 GB/s 或 0.63 TB/s 的通信速度。
上个月,Universal Chiplet Interconnect Express 联盟在ISC 2023的一次演讲中分享了这个数字。该联盟正在开发 UCIe,它正在成为一种通用互连,用于连接小芯片封装上的不同硅模块。
芯片设计师和制造商正在通过小芯片将大芯片设计分解成小块,小芯片是组装在一个封装中的硅模块。chiplet 方法可以将各种加速器和技术组合在一个封装中。目前将所有东西都集中在一个集成芯片中的方法正变得成本过高。
通过使在不同节点上制造的硅能够封装在一起,小芯片也很有用。例如,在较旧节点上制作的混合信号小芯片可以与在较新工艺节点上制作的密集子系统相结合。
UCIe 互连将有两个版本——一个是用于 2D 封装的标准版本,在四个通道中最高可达 73 GB/s(或 0.073 TB/s),这比标准 PCIe Gen5 连接的管道更少。另一款是2.5D封装的UCIe进阶版,带宽为630GB/s,32通道。
三星电子副总裁 Cheolmin Park 在展会期间表示:“当你从板载转向封装,从封装转向 UCIe 时,连接性能正在以数量级提高,你获得的效率也越来越高。”
UCIe 互连将比标准 PCIe 板载连接更密集,每平方毫米进行带宽测量。UCIe 标准互连的能效将是 PCI Gen5 的 10 倍。UCIe-Advanced 的能效将是 UCIe-Standard 的四倍。
Park 说,UCIe-Advanced 将提供“最先进的效率和最高的带宽”。
UCIe 基于 PCIe Gen5 电气,并支持 CXL 2.0。Park 说,UCIe 不包括 3D 封装,并且是一项正在进行的工作。
“我们有一个路线图,我们将尝试解决它。问题是业界何时希望看到我们这样做,”Park 说。
他后来补充说,“我们也有为光学解决方案提供技术的路线图”,这表明了小芯片中光学互连的标准。
许多正在进行的努力正在进行中,包括将内存引入小芯片封装。Park 说,这尤其重要,因为内存带宽是当今计算子系统的主要瓶颈。将内存引入小芯片封装是芯片开发的自然进程。目前内存通过板载连接与逻辑通信,这将转移到 3D 芯片封装中。
UCIe 也在非常认真地考虑支持汽车行业。自动驾驶汽车通过将多个硅模块封装到一个内聚封装中来获得集中式计算子系统。
英特尔论文,揭露UCIe技术细节
由于Chiplets技术的大火,面向Chiplets互连集成的UCIe标准也已成为目前被大家所关注的热点。国内很多单位和个人都在研读、讨论甚至翻译UCIe标准。
但在UCIe标准冰冷的规范背后,其实是有技术体系支撑的。
而近期,Intel公司在IEEE Transactions on Components, Packaging and Manufacturing Technology期刊上发表了一篇名为“Universal Chiplet Interconnect Express (UCIe): An Open Industry Standard for Innovations with Chiplets at Package Level”的论文,在论文中Intel公司披露了一些标准背后的技术原理,例如Die-2-Die的“眼图”、封装通道性能等。
因此半导体行业观察联合电子科技大学长三角研究院(湖州)集成电路与系统研究中心翻译此文,为各位读者朋友提供参考。
感谢长三角研究院(湖州)集成电路与系统研究中心的研究生刘洋同学和黄乐天老师对本文翻译的支持和帮助。
参考文献:
[1] Moore, Gordon, “Cramming more components onto integrated circuits”, Electronics, Volume 38, Number 8, April 19, 1965.
[2]N. Nassif et al., "Sapphire Rapids: The Next-Generation Intel Xeon Scalable Processor," 2022 IEEE International Solid- State Circuits Conference (ISSCC), 2022, pp. 44-46, doi: 10.1109/ISSCC42614.2022.9731107.
[3] D. Das Sharma, “Universal Chiplet Interconnect express (UCIe)®: Building an open chiplet ecosystem”, White paper published by UCIe Consortium, Mar 2, 2022.
[4]“Universal Chiplet Interconnect Express (UCIe) Specification Rev 1.0”, Feb 17, 2022, www.uciexpress.org
[5]PCI-SIG, “PCI Express® Base Specification Revision 5.0, Version 1.0”, May 28, 2019.
[6]PCI-SIG, “PCI Express® Base Specification Revision 6.0, Version 1.0”, Jan 11, 2022.
[7]CXL Consortium, “Compute Express Link 2.0 Specification”, www.computeexpresslink.org, Sept 9, 2020.
[8]IEEE Electronics Packaging Society Heterogeneous Integration Roadmap, 2021 Edition, https://eps.ieee.org/hir.
[9] R. Mahajan et al., “Embedded Multi-Die Interconnect Bridge (EMIB) – A Localized, High Density Multi-Chip Packaging (MCP) Interconnect,” IEEE Trans. Components Packaging and Manufacturing Technology, vol. 9, no. 10, pp. 1952-1962, Oct. 2019.
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