SK海力士300+层闪存的秘密

在8月份的闪存峰会（FMS）2023上，SK海力士公布了全球首款超过300层的NAND闪存样品。321层1 Tb TLC 4D NAND是SK海力士自2018年发布首款96层4D NAND以来又一款打破记录的最新4D NAND解决方案。这些壮举得益于该公司的4D^2.0 NAND技术，该技术改进了成熟的技术可以减小芯片尺寸并增加层数，同时提高可靠性和生产率。

本文中，我们将介绍 SK 海力士先进的 4D NAND 技术。其中包括专门从事堆叠和性能改进的 4D^1.0技术，例如经济高效的 3-Plug 结构、Sideway Source、All Peri。1 个Under Cell (PUC) 和高级电荷陷阱闪存 (CTF)。它还将涵盖克服堆叠限制的 4D 2.0 NAND 技术，例如多站点单元 (MSC)。

为了更好地理解 4D NAND 技术，有必要回顾一下 NAND 的基本概念和相关术语。

单元（cell）是存储信息的最小单位。在NAND闪存中，单元由控制栅极和浮置栅极组成。当电压施加到控制栅极时，穿过该路径的电子被存储在浮动栅极中。NAND 闪存通过使用存储在浮动栅极上的电子将单元分类为 0 或 1 来存储数据。这种状态的特征是细胞中电子的数量。例如，电子较少的单元被读取为 0，而电子数量较多的单元被解释为 1。

根据单个单元中存储的信息量（位），NAND 闪存分为不同类型。其中包括单级单元（SLC，1 位）、多级单元（MLC，2 位）、三级单元（TLC，3 位）、四级单元（QLC，4 位）和五级单元单元（PLC，5 位）。至于用于测量 NAND 闪存容量的单位，包括千兆（十亿）和万亿（万亿）。换句话说，容量为1Tb的TLC NAND闪存产品大约有3300亿个单元，每个单元存储3位。

SK海力士采用四种主要的4D^1.0 NAND技术来开发高容量NAND闪存解决方案。

一、经济高效的 3-plug结构

开发半导体技术的关键目标之一是提高成本效率。这是通过堆叠更多单元以减小芯片尺寸并在单个晶圆上生产尽可能多的芯片来实现的。逐层堆叠基板并为每一层重复电池形成过程将是低效的并且会增加制造成本。因此，首先堆叠多层基板，然后在各层中钻出称为塞子的垂直孔，然后在孔旁边形成电池。

随着层数的增加，在底层形成plugs变得更具挑战性，因为现有的蚀刻设备一次只能蚀刻大约 100 层。因此，要开发300层以上的NAND闪存产品，需要堆叠100层，并进行3次插塞蚀刻工艺。这就是使用 SK 海力士经济有效的 3-Plug 成型的地方，因为包括电池成型在内的所有工艺都可以在所有层上同时进行。

由此，SK海力士能够通过单一工艺同时制造施加电压和电子通道的关键结构——字线2和字线阶梯3。这使得该公司能够在 2023 年 8 月推出最高密度的 321 层 4D NAND，同时最大限度地降低成本。

二、侧向源（Sideway Source）

半导体插头（Semiconductor plugs）为电子提供了传输路径。在plug内部，该通路被CTF膜4覆盖。因此，需要去除plug与NAND闪存层底部相交处的CTF薄膜，以连接两条通路。侧向源极将plug连接到 NAND 闪存层的底部（通道和源极线5）。此前，从plug顶部注入蚀刻气体，垂直去除plug底部的CTF膜。然而，当堆叠两个或更多插头时，plug的中心没有对齐。这可以防止蚀刻气体到达底部，从而损坏用作cell的塞子一侧的 CTF 薄膜。

SK海力士通过将垂直连接替换为水平连接解决了这个问题。蚀刻气体注入单独的通道到达NAND层的底部并去除插塞两侧的CTF薄膜。

采用 Sideway Source 技术，蚀刻气体不会直接注入插塞中。因此，即使插头未对准，内部也不会损坏。结果，SK海力士显着降低了缺陷率，提高了生产率，并解决了与多次堆叠相关的成本增加问题。

自 SK 海力士于 2018 年推出业界首款 4D NAND 以来，它增强了生产精确水平路径连接的专业知识，从而在 NAND 层底部不留任何空隙。基于这一进步，该公司238层NAND闪存的生产效率比176层产品提高了34%，并进一步巩固了其321层NAND的市场领先地位。

三、All Peri. Under Cell (PUC)

PUC 通过将外围电路 (peri.：peripheral circuit) 放置在单元下方，减小了芯片尺寸并增加了堆叠数量。SK海力士利用PUC开发了新的NAND闪存结构，即全球首款4D NAND，然后开始产品开发。该公司通过其 All PUC 技术进一步发展了 PUC，使外围设备小型化。因此它会变得与单元尺寸相同或更小，以适应减小的单元尺寸。为了推进技术进步，SK 海力士正在进一步实现 Peri 的小型化。通过减少晶体管的尺寸和数量并充分放置周边。在单元格下方的空白区域中。

尤其是该技术首次应用于SK海力士的238层512Gb TLC NAND中，取得了显著效果。对于该解决方案，该公司缩小了芯片和外围的尺寸。与上一代产品相比提高了30%以上，从而提高了生产效率和成本竞争力。SK海力士将继续增强其专业知识并完善技术，以便将其应用于需要更小外围与芯片的未来产品。

四、高级电荷陷阱闪存 (CTF：Advanced Charge Trap Flash)

高级 CTF 通过保留比传统 CTF 更多的电子来最大限度地减少数据退化。在 CTF 中，电子存储在非导体中，而不是存储在浮栅等导体中。因此，开发 CTF 的部分目的是通过将电子存储空间更改为非导体来解决导体中的单元间干扰。然而，电子经常从非导体中逸出，因为它们存储在具有不稳定区域的 CTF 材料（氮硅化合物）的空隙中。当电子存储在这些不稳定区域时，化学键很快断裂，电子被喷射，导致数据丢失。

对于其高级CTF，SK海力士用氢填充不稳定区域以防止电子进入，并增加结合剂的数量以存储更多电子。此外，Advanced CTF 还通过最大限度地降低逃逸电子的风险来增加 CTF 中存储的电子数量。这提高了确定电子计数的能力，减少了读取错误，并显著缩短了延迟。

当电子数量较少时，某些类型的 NAND 闪存难以区分数据，从而导致错误。例如，如果SLC闪存用10个电子来区分数据，则1到5个电子的数据为0，6到10个电子的数据为1。但是，如果有5个电子逃逸，则之前处理为1的数据会失真并出错发生。当细胞被分割到 MLC 级别或更高级别时，这个问题会变得更严重。

TLC 区分从 000 到 111 的八种状态。如果要区分 10 个电子，则每个状态分配一个或两个电子。这与 SLC 显着不同，SLC 为每个状态分配 5 个电子。因此，即使只有少数电子逃逸，也可能导致数据损坏。

相反，考虑使用 Advanced CTF 来区分具有 100 个电子的数据的情况。如果电子数在0到50之间，则读取的数据为0，而如果在51到100之间，则读取为1。即使有部分电子逃逸，整体电子数量较多，也大大降低了误读的几率。数据。由于错误少，因此延迟缩短，读取速度提高。

SK海力士首次将Advanced CTF应用到其176层NAND解决方案中，从而使确定电子计数的能力提高了25%。由于基于 CTF 的高级内存解决方案具有较低的延迟，因此特别适合需要快速数据处理的游戏和汽车市场。

在开发半导体存储器时，制造成本随着每增加一层而不断上升。考虑到增加位数超出 TLC 级别的额外成本，已经到了不再可能降低成本的地步。为此，SK海力士正在开发4D^2.0技术，该技术增加了单元的层数和水平密度，以提高存储容量相对于成本的影响。多站点单元（MSC）是一种4D2.0技术，从结构上提高了水平密度，从而显着增加了比特数。

一、多站点单元 (MSC：Multi Site Cell)

水平扩展cell密度有两种主要方法。第一个是多级单元（MLC）技术，它细分电子计数以在单个单元中容纳更多数据（位）。从 SLC 到 QLC 的 NAND 闪存类型就是这种情况。第二个是 MSC 技术，它从结构上增加了cell中存储电子的位置，使其能够容纳更多数据（位）。

MLC 技术已在 4 位 QLC 产品中实现商业化，但在 5 位及更高位元的 PLC 产品中保持性能和可靠性具有挑战性。这是由于前面提到的确定电子计数的限制。

例如，如果您使用 MLC 构建 6 位六级单元 (HLC)，则需要以从 000000 到 111111 的 64 种不同状态存储数据。这很容易出错且耗时，因为没有足够的电子来区分每个状态。与 4 位 QLC 相比，确定电子数量的能力要差四倍。

另一方面，当使用MSC开发HLC时，在两个空间中创建从000到111的8个状态并相乘以实现64个状态来存储数据。与4位QLC相比，区分电子计数的能力加倍。换句话说，它具有 HLC 的容量，但具有 TLC 的速度。SK hynix 已确认使用 MSC 时读写速度可提高 20 倍 。由于 MSC 的高容量、高速度和可靠性，SK 海力士的 NAND 闪存是未来多模式 AI 的领先解决方案。

今天是《半导体行业观察》为您分享的第3632期内容，欢迎关注。

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