1000层闪存，要来了！

2024-01-05 02:01

3D NAND 闪存不断变得更加复杂。3D NAND闪存的堆叠层数从2013年的24层（堆叠字线数量）开始，到9年后的2022年增加了约10倍，达到236层。2023年，厂商们宣布开发出321层3D NAND闪存（以下简称3D NAND闪存）。

“多层化”增加了层叠字线（单元晶体管的栅极线）的数量，是提高3D NAND闪存存储密度（单位面积的存储容量）的最重要技术。这是因为，如果将字线层数加倍，根据简单计算，存储密度也会加倍。

最大的3D NAND闪存制造商三星电子（以下简称三星）预测，在不久的将来，堆叠字线的数量将超过1,000层，他们也正在进行技术开发，目标是实现1,000层。其中一部分是在2023年12月9日至13日在美国举行的国际学术会议“IEDM 2023”上公布的。

当前的3D NAND闪存技术一代（最先进的一代）正处于第8代（“第8代V-NAND”或三星称之为“V8”）到第9代（“V9”）的风口浪尖。第8代（V8）最多有236层，原型芯片已在2022年2月的国际会议ISSCC上公布。同年11月7日，三星正式宣布开始量产采用V8技术和TLC技术（3bit/cell技术）相结合的存储容量为1Tbit的3D NAND闪存。

根据过去的发展趋势，假设每代高度增加1.35倍左右，可以预测2030年V13一代的堆叠字线数量将超过1000层。2022年12月，三星在其技术博客上宣布将开发3D NAND技术的未来，目标是“到2030年达到1000层”。

在IEDM 2023的邀请演讲中，达到1000层左右的3D NAND一代被称为“V13”一代，毫无疑问，其发展目标是“在2023年将字线堆叠数量增加到1000层”。2030 年的“V13”一代。”就是这样。

三星电子（以下简称三星）的3D NAND闪存技术各代（第1代至第14代）。第8代（V8）以下为实际结果（根据公司公开资料整理），第9代（V9）以上为作者预测。

三星 3D NAND 闪存技术一代（横轴）和字线堆栈数量（纵轴）的趋势。摘自该公司在IEDM 2023上发表的论文

层数堆叠，越来越快

三星在 IEDM 邀请演讲开始时指出，3D NAND 闪存层的速度正在呈指数级增长。最初，大约需要五代才能达到 100 层。

对于三星来说，第5代（V5）有92层，第6代（V6）有128层。然而，从第六代（V6）的128层开始，只过了两代就增加了100层。第8代（V8）是V6之后的下一代，最多有236个字线层。这意味着 V6 之上堆叠了 108 层。

如果按照这个速度下去，第9代（V9）将达到300层以上，第10代（V10）将达到430层，第11代（V11）将达到580层（不是吗）。一代增加了100层，一代在上面增加了150层。

使用三星 3D NAND 闪存技术增加堆叠字线数量的结果和预测。为了达到 1,000 层，全新的挑战正在等待着。在IEDM 2023的邀请演讲中，他讨论了四个问题：“降低存储单元阵列的高度”、“减少非单元阵列区域的面积”、“降低高深宽比的蚀刻成本” ，”和“增加cell电流。”

当然，这种高度的增加极大地增加了通道通孔等的纵横比。随着蚀刻和成膜难度的增加，工艺成本（制造设备的价格增加和产量下降）增加。

为了尽可能地降低纵横比，需要减小字线层和层间绝缘膜的厚度。根据芯片分析服务公司TechInsights公布的数据，在2023年8月的闪存相关活动“闪存峰会（FMS）”上，三星的字线间距（垂直方向）是主要3D NAND闪存公司中最高的。它比那个更窄。换句话说，我们主动将字线（栅极层）和绝缘膜（间隔层）做得更薄。

然而，字线间距的减小意味着垂直相邻单元晶体管之间的电干扰增加。过去终止平面 NAND 闪存小型化的同样问题也出现在 3D NAND 闪存上。

主要3D NAND Flash公司的字线堆叠数量（横轴）和栅极间距（字线间距，垂直方向）调查结果。可以看到，三星的第5代（V5：92层）和第6代（V6：128层）与其他公司相比，间距要窄得多。

字线和绝缘层的厚度已经达到了40nm左右的薄化极限（合计值：节距），并且从第8代（V8：236层）开始，如果没有某种方法就无法将栅极节距做得更窄的改进。另外，对于与建造更高架构同样重要的横向小型化，有一种方法是增加每单位（per unit）的通道孔数量，但这种方法几乎已经达到了极限。

传统技术的“降低存储单元阵列的高度”已达到极限。左边是字线和绝缘膜的细化与技术世代的关系。假设你已经达到了你的极限。中心显示每单位（单一维度）的通道孔数与单元阵列面积之间的关系。假设诸如减薄字线沟槽（图中的“WL Cut”）和减少伪孔之类的传统方法已达到其极限。右侧，使用传统方法降低了存储单元阵列的高度。每种方法的有效率为 30% 或 40%。

1000层，限制来了

然后会发生什么？

假设字线的最小间距为45nm，则100层等于45×100或4,500nm(4.5μm)。实际的存储单元阵列具有源极线、虚拟字线等，当转换为存储单元串时，物理100层减少到大约92层。也就是说，相当于5代（V5）。以相反的方式表达，存储单元中的1,000层字线物理上超过1,050层。45×1,050 等于 47,250nm (47.3μm)。

3D NAND 闪存封装具有四个或更多堆叠硅芯片的情况并不罕见。还有8个和16个的产品示例。假设存储单元阵列的厚度为50μm，有1000层，底层外围电路的厚度为30μm，那么包括芯片堆叠间隔物的厚度将达到100μm。

如果封装（仅模制树脂部分）的厚度为0.9mm（900μm），则当堆叠8个芯片时，芯片数量将达到最大值。目前，堆放16层还有足够的空间，但我可以预见，到2030年代，堆放16层将变得困难。

由于高度增加而导致硅芯片厚度增加。根据堆叠硅芯片的数量，厚度可能超过封装的厚度。可堆叠的硅芯片数量减少。

存储技术的变化

存储器技术的变化被认为是减轻上下相邻单元晶体管之间电干扰的一种手段。闪存通过注入和提取电荷来控制单元晶体管的阈值电压来存储数据。单元晶体管必须防止由于电荷泄漏而对相邻单元造成干扰。这会阻碍变薄。

三星正在开发的是铁电薄膜单元晶体管。将单元晶体管的栅极绝缘膜(多层)的一部分变为铁电膜，并通过改变铁电膜的极化方向来存储数据。原则上，垂直相邻单元晶体管之间的极化差异不会产生干扰。

三星在 IEDM 的同一会议上宣布了用于铁电单元晶体管的 3D NAND 结构原型设计的结果。它还通过控制多个偏振域来支持多值存储。在一篇论文中，三星还提出了单元晶体管的想法，其中相变存储元件布置在沟道侧。

左边是减小栅极间距而不引起电气干扰的想法。单元晶体管的栅极绝缘膜的一部分变为铁电膜。右边是缓解由于存储器堆栈数量（deck数量）增加而导致的晶圆翘曲的工艺。使用多个晶圆创建少量的deck并将晶圆粘合在一起。

非单元阵列面积快速扩展

存储单元阵列的堆栈（deck）必须包括称为“楼梯”的区域，字线在该区域中垂直引出。随着沟道孔阵列（单元晶体管阵列）区域中堆叠字线数量的增加，阶梯区域的面积也增加。此外，字线解码器（X-dec）电路的面积也增加。

阶梯和字线解码器的硅片总面积将比增加字线堆叠数量膨胀得更快，因此未来会出现增加字线堆叠数量并不会减小硅芯片尺寸的情况。

三星预测，当堆叠字线数量超过1500层时，阶梯和解码器的总硅面积将超过单元晶体管阵列的面积。在具有1,500至2,500个字线堆叠的超高层区域中，增加字线堆叠的数量并不会使硅芯片变得更小（存储密度不会提高）。

存储单元阵列、阶梯、字线解码器 (X-dec)、外围电路的布局以及每个区域的硅面积趋势（预测）。硅芯片面积已经通过堆叠单元阵列和外围电路（COP 或晶圆键合）而减少。未来，阶梯面积的扩大将减缓硅芯片面积缩小的步伐。

将字线接触孔连接到字线的两个方向，

以消除阶梯

因此，三星设计了一种方法来减少阶梯区域的面积。当前的字线接触孔(从阶梯向上或向下延伸)位于字线的端部。字线只能在一个方向上连接。对策技术是将字线接触件放置在字线的中央，并将其连接到字线的左右两侧。不要创建像楼梯这样的阶梯区域。

此外，外围电路和字线解码器电路被创建在单独的晶片上，然后接合到存储单元阵列的晶片。通过这些努力，我们将继续减少硅芯片面积（提高存储密度）。

将字线触点放置在字线的中心，并将其连接到字线的左右两侧。此外，外围电路和字线解码器形成在单独的晶片上并接合在一起。

高深宽比刻蚀成本近期将快速上升

在3D NAND闪存的制造过程中，会重复进行高深宽比蚀刻（HARC（高深宽比接触）蚀刻）。有四种典型的 HARC 蚀刻。

Channel Hole（CHH）、Word Line Cut（WLC）、Cell Metal Contact（CMC）、Through Via（THV）对于连接侧面和顶层外围电路的过孔，必须进行至少四次蚀刻工艺（靠近单元阵列的漏极侧）。这些蚀刻步骤产生的成本（HARC成本）占总制造成本的相当大的比例。

然而，在制造第4代（V4：最多64层）3D NAND闪存时，HARC成本仅占整个工艺的21%。然而，从第10代（V10）开始，仅CHH就重复蚀刻四次，其他HARC则重复蚀刻两次，使总工艺成本的比例增加到35%。严格来说，HARC成本的快速增加将把整体制造成本推高到不可接受的水平。

预测3D NAND闪存制造过程中的高深宽比蚀刻（HARC（High Aspect Ratio Contact）蚀刻）以及HARC成本在制造过程中所占的比例

一次执行四种类型的 HARC 蚀刻

降低HARC刻蚀成本的基本方法是减少刻蚀次数。三星考虑通过同时对 CHH、WLC、CMC 和 THV 进行 HARC 蚀刻来减少蚀刻步骤数。这里的问题是，仅在CMC中，蚀刻深度根据字线的高度而变化。这使得一次性蚀刻 CHH、WLC 等变得极其困难。

因此，我们决定采用与CHH和WLC相同的方式对存储单元阵列的底部进行CMC蚀刻，使得蚀刻深度均匀。然后，将数量等于堆叠字线数量的CMC孔单独连接到适当的字线(具体连接方法未知)。

换言之，同时形成四种类型的HARC堆栈来创建块（deck）。建造高层架构是通过堆叠方块来实现的。该方法将 HARC 蚀刻成本大幅降低至制造成本的 18%。

通过同时对CHH、WLC、CMC和THV进行HARC蚀刻，减少了蚀刻步骤的数量并降低了HARC蚀刻的成本。中间是CMC蚀刻的结构图，这是关键。有趣的是，传统的CMC蚀刻清楚地显示了字线（钨（W））层，而提出的CMC蚀刻则清楚地显示了绝缘膜（氮化硅（SiN））层。

延长大约两代的寿命

最后一个问题是由于更高的结构（增加的通道孔高度）导致电池电流减少。沟道材料是多晶硅（Si），其电阻本来就不是很低。如果通过热处理进行再结晶而增大晶粒尺寸，则电阻值会略有下降。然而，假设晶粒尺寸的增加已达到极限。

作为对策，沟道再结晶（外延生长）已经被设计出来，并且正在评估试生产。它被称为“MILC（Metal Induced Lateral Crystallization）。然而，MILC并不是根本解决方案。虽然沟道电流暂时增加，但寿命仅延长一到两代。例如，即使在第11代（V11）中引入MILC以增加单元电流，但在第13代（V13）中单元电流将下降，再次使感测变得困难。

最终，三星预测，通过将存储单元阵列划分为多个晶圆，沟道孔的高度（长度）将受到限制。