来源：内容由半导体行业观察（ID：icbank）转载自公众号前瞻科技杂志，作者:张卫，谢谢。
全文刊载于《前瞻科技》2022年第3期"集成电路科学与工程专刊”，点击文末“阅读原文”获取全文。
信息社会的迅猛发展极大推动了对高性能计算的需求。而先进互补金属氧化物半导体（CMOS）制造工艺是制造高性能计算芯片的保障，因此成为世界顶尖设计公司和芯片制造企业竞争的技术高地。文章概述了鳍式场效应晶体管（FinFET）之后技术演进到环栅场效应晶体管（GAAFET）的必然性，以及在工艺模块、系统集成和工艺无损表征上带来的挑战。在先进CMOS制造工艺技术的创新上，需要有从器件开发到系统设计的思维转变；设计工艺协同优化（DTCO）将会发挥越来越重要的作用。面向未来国产先进的CMOS制造工艺的发展，在技术开发和人才培养方面提出了发展建议和举措。
移动智能终端之外，未来随着智能工厂、自动驾驶，以及视频服务的快速发展，全球数据量急剧增长，大大推动了对高性能计算芯片的需求。而先进互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor, CMOS）制造工艺可以提高单位面积下的计算性能和降低所需的功耗，因此除了芯片制造企业中国台湾积体电路制造股份有限公司（简称台积电）、韩国三星和美国英特尔，顶尖的芯片设计公司如英伟达、苹果和高通等也都争先获得最先进的CMOS工艺制程技术，从而保持行业领导者的地位。在过去几年中，没有掌握最先进CMOS制造工艺，严重影响了中国大陆在智能手机和自动驾驶等高端领域的芯片发展。目前，主流的鳍式场效应晶体管（Fin Field-Effect Transistor, FinFET）技术已经进入3 nm节点，台积电即将在2022年底前实现量产；而三星则实现了从FinFET到环栅器件技术的跨越，在2022年6月底实现了3 nm多桥通道场效应晶体管（Multi-Bridge Channel Field-Effect Transistor, MBCFET）的量产。
在过去20年中，CMOS工艺经历了3次重要的技术革新：①2003年的应变硅技术；②2007年的高κ金属栅技术；③2011年的FinFET技术。尤其是FinFET技术的引入，使得晶体管在提供大的驱动电流的同时大大降低了关态漏电流，极大地促进了过去10多年移动时代的发展，催生了改变人们生活方式的智能手机和智能穿戴设备。进入下一个新技术周期，高速通信和大数据是社会发展的基础平台，而这又以先进CMOS制造技术为基础的高性能计算为核心。从技术发展来看，进入3 nm以下CMOS技术节点后，纳米片环栅场效应晶体管（Nanosheet Gate-All-Around Field-Effect Transistor, NS-GAAFET）将替代FinFET成为全新一代的CMOS技术架构。本文从FinFET技术的局限性出发，分析环栅场效应晶体管（Gate-All-Around Field-Effect Transistor, GAAFET）技术发展的必然性；然后系统概述GAAFET带来的关键工艺技术挑战；讨论面临这些挑战时，如何抓住发展机遇，夯实国产先进工艺自主发展的道路。
进入3 nm以下技术节点后，器件的栅长只有12~15 nm，FinFET没有足够的栅控能力来有效关断鳍下寄生（Sub-fin）沟道，从而导致器件的亚阈值摆幅（Subthreshold Swing, SS）超过75 mV/dec。另外，鳍（Fin）的高宽比（Aspect-ratio）也持续增大，超过10∶1后将导致Fin发生弯曲甚至坍塌。更为重要的是，随着逻辑标准单元尺寸的缩小，单个晶体管包含Fin的数量从最初的3根减少到1根，势必导致单个晶体管驱动能力的下降，如图1所示，这就要求增加Fin的高度，但是会使得Fin的机械稳定性变得更差。纳米片环栅场效应晶体管通过在单位面积上堆叠多层纳米片沟道，可以有效提高单个晶体管的驱动能力；同时因为采用了环栅结构大大增强了器件的栅控能力。因此，堆叠纳米片GAAFET技术是FinFET演变的必然结果。在GAAFET技术中，沟道控制能力取决于纳米片沟道的厚度而不是宽度，所以GAAFET的纳米片宽度可以连续调节（FinFET技术中Fin宽度是固定的），这给电路设计带来了很大的灵活性。另外，GAAFET技术中的单Fin结构使得对外延源漏可以进行较为灵活的设计，有利于环绕接触（Wrap-around-contact）工艺的开发，从而减小器件寄生电阻/电容，提高GAAFET的器件性能。图1 逻辑标准单元的尺寸由多Fin演变为单Fin的示意图虽然环栅场效应晶体管的制造技术仍以FinFET工艺为主体，但由于器件沟道和栅结构的变化，给与之对应的器件制备与工艺集成带来了诸多全新的技术挑战。环栅器件沟道形成是在Si衬底上外延生长SiGe/Si的超晶格结构，然后进行选择性刻蚀形成堆叠Si纳米片沟道。该工艺的关键是：①外延高质量的SiGe/Si超晶格结构，并在浅槽隔离（Shallow Trench Isolation, STI）工艺后保持SiGe/Si的界面处不发生Ge扩散；②SiGe对Si的高选择比刻蚀，在刻蚀SiGe的同时保持Si纳米片沟道的完整性，工艺示意图如图2（a）所示。另外，在选择性刻蚀SiGe层时，Si纳米片沟道中的应力会造成纳米片之间的粘连甚至坍塌，如何在保持高刻蚀选择比的同时保证Si纳米片沟道的完整性成为环栅器件沟道形成工艺的关键挑战。复旦大学基于国产刻蚀装备和自主开发的工艺，可以较好地实现不同纳米片宽度的3层堆叠Si沟道结构，如图2（b）所示。图2 基于SiGe/Si超晶格结构的堆叠Si纳米片沟道的工艺制备由于纳米片环栅器件的沟道特殊性，需要在源漏外延之前形成内侧墙（Inner-spacer），降低源漏与栅极之间的耦合电容，从而改善器件的开关频率，如图3所示。2009年法国原子能委员会电子与信息技术实验室（CEA-Leti）首次提出并开发了内侧墙工艺集成技术，将寄生电容减少了30%~40%，并且不影响器件电流开关比。内侧墙的腔体（Cavity）刻蚀既要和沟道形成工艺一样具有很高的刻蚀选择比，更在于腔体横向深度的精确控制，以保证堆叠沟道之间的一致性。通过原子层沉积（Atomic Layer Deposition, ALD）工艺在腔体中填充较低介电常数的介质材料，之后进行回刻（Etch Back），从而形成均匀的内侧墙。虽然内侧墙技术很好地改善了寄生电容，但给后续的源漏选择性外延带来了很大的挑战。环栅场效应晶体管的底部天然存在一个寄生的鳍式沟道，使得实际器件为上部分环栅器件和下部分寄生晶体管的并联，这一寄生沟道对整体器件性能有不可忽视的影响，如图4（a）所示。在寄生鳍高度较低的情况下，由于较差的沟道控制能力，使得器件的亚阈值摆幅增大和开关电流比下降；如果增加寄生鳍式沟道的高度，虽然会改善寄生沟道控制能力，但会使寄生沟道面积在整个器件沟道总面积中占比加大，失去环栅晶体管短沟道效应抑制的主导优势。为了解决这个问题，国际商业机器公司（IBM）在2019年开发了一种创新的源漏隔离技术：预先填埋底部介质隔离（Bottom Dielectric Isolation, BDI），如图4（b）所示。BDI可以阻断寄生沟道的电流流出，从而破坏寄生晶体管的形成。这项技术需要在源漏外延前进行介质填埋，这给后续的源漏选择性Si和SiGe外延工艺带来了新的问题。为了避免抑制寄生沟道对源漏外延造成影响，另一个思路就是精确控制源漏的刻蚀深度。研究表明，源漏深度的减小可以很好地抑制寄生沟道的电流输出，笔者团队的仿真研究也验证了源漏深度（Hsd）的精确控制可以有效地改善器件的亚阈值摆幅（SS）和电流开关比（Ion/Ioff），如图5所示。这对源漏刻蚀深度及其均匀性的控制提出了非常高的要求。为满足3 nm及以下节点器件驱动电流的需求，堆叠环栅器件的Fin宽和Fin高都比FinFET要大，对应的外延源漏的体量也随之增加，这使得：①源漏（S/D）的寄生电容显著增加；②由于接触工艺关键尺寸（Contact CD）的限制，源漏金属接触只能覆盖源漏顶端一部分，大的寄生电阻大大降低了底部纳米片沟道的导通效率，如图6（a）所示。解决这个问题的方向是减小源漏的体积，同时形成包裹式金属接触（Wrap Around Contact, WAC），进而实现源漏寄生电阻/电容的优化。为了制备这样的源漏结构，一种直接的工艺选择是限制型源漏外延。但由于限制带来的外延体量的减小可能会影响对沟道所能形成的应力，这对于增强P型绝缘栅场效应晶体管（P-type Metal-Oxide-Semiconductor Field-Effect Transistor, PMOSFET）的驱动能力尤为重要。复旦大学的研究团队创新性地提出了另外一种实现方法：源漏修饰工艺（S/D Trimming Process），如图7所示。在源漏外延工艺后，进行介质填充并回刻以露出钻石型源漏的顶部；然后进行选择性的TiN沉积，形成自对准的硬掩膜；之后顺序进行介质刻蚀和源漏的修饰。这种工艺在减小源漏物理尺寸后可以形成包裹式金属接触，同时很好地保持了沟道应力，而且该工艺在纳米片沟道堆叠层数增加的情况下改进优势会更显著。环栅器件的沟道导电面由FinFET中的110变成了100，如图8所示，这意味着电子传输性能的增强和空穴传输性能的退化，造成N型绝缘栅场效应晶体管（N-type Metal-Oxide-Semiconductor Field-Effect Transistor, NMOSFET）和PMOSFET的驱动电流不匹配，从而增加了芯片面积并降低了系统性能。幸运的是，空穴在100导电面上的应力敏感度有很大的提升。因此，为实现环栅器件的N/P电流匹配，对PMOSFET的沟道应力增强设计尤为关键。然而，如2.2节中所阐述的，内侧墙的引入打断了外延表面的连续性，这使得常规外延工艺生长的源漏SiGe中有过高的层错缺陷密度（图9（a）），从而造成沟道应力的丢失；图9（b）给出了相关的机理阐述。因此，需要探索新的外延工艺来控制层错缺陷密度，甚至需要在工艺整合上进行创新来实现应力的增强，最终实现N/P电流匹配。虽然三星在2022年6月已经量产了3 nm环栅器件工艺，比现在的5 nm FinFET技术性能提升30%、功耗减少50%。但台积电将在3 nm继续使用更先进的FinFET技术，宣称到2025年才会量产2 nm环栅器件工艺，英特尔也大致会在这个时间点发布20 A节点的环栅器件技术（英特尔称之为RibbonFET）。这在某种程度上意味着环栅器件还有诸多的工艺问题没有得到很好的解决，或者说现有技术条件下引入环栅器件所能带来的性能优势不够。因此，上述分析的环栅器件的工艺挑战也带来了一个很好的发展机遇。在先进CMOS制造中，极紫外（Extreme Ultra-Violet, EUV）光刻机固然起着举足轻重的作用，但在环栅器件工艺中还有一些同样不可或缺的关键工艺装备，需要尽早布局进行研发，才有可能在将来的环栅工艺中占有一席之地。环栅器件沟道的基础是SiGe/Si超晶格结构。为保证最终堆叠纳米片沟道的均匀性，SiGe/Si界面的Ge扩散要均匀控制在5 A以内，这对SiGe外延的均匀性和温度一致性控制都提出了极高的要求。另外内侧墙的引入，PMOSFET中的源漏外延SiGe中不可避免地存在高密度的层错缺陷，抑制这些缺陷的形成需要创新的工艺技术，譬如自下而上（Bottom-up）外延工艺及其装备的开发，或是高质量非选择性硅衬垫（Si-liner）的外延技术探索。环栅器件沟道的形成关键取决于高选择比的SiGe/Si刻蚀。但在实现高选择比刻蚀工艺的同时，还要保证沟道不被刻蚀损伤以及沟道不发生粘连甚至坍塌。传统的电感耦合等离子体（Inductively Coupled Plasma, ICP）和电容耦合等离子体（Capacitively Coupled Plasma, CCP）刻蚀机不能满足这个需求，应用远程等离子体源（Remote Plasma Source, RPS）或是气相刻蚀技术才能解决这个问题。沟道形成后的表面处理工艺是整个CMOS器件的核心，过程中如何保持此时悬空沟道的完整性以及如何集成表面处理装置，必须进行系统的考虑和设计。受限于环栅器件沟道与沟道之间的有限空间，不同于FinFET技术中主要通过金属栅厚度和不同栅材料的组合来实现多阈值调节，还需要开发新型的金属栅工艺如偶极子（Dipole）调节技术等。可以看出，先进CMOS制造流程中工艺与工艺之间的关联越来越强，这就要求设备厂商在单步工艺之外形成工艺整合的能力，才能在开发过程中有效地进行闭环验证，针对问题快速反应，开发出有竞争力的工艺装备及配套工艺。随着先进制造工艺的复杂程度和精细程度越来越高，为了保证生产良率，对关键工艺步骤进行在线检测变得越来越重要。环栅器件的沟道应力和完整性决定了最终器件的性能，同时也可以反映出制造流程下的工艺健康程度。因此，在线无损检测沟道应力演变成为一个很好的选择。最近，IBM联合新星测量仪器（Nova Measuring Instruments）公司开发了拉曼（Raman）表征技术，成功实现了全流程的沟道应力演变的在线检测，如图10所示。图10（a）展示了不同Fin宽下Si沟道应力在环栅工艺过程中的演变，而图10（b）展示了在沟道释放后Si沟道应力对于不同Fin宽和Ge组分的变化。图10 利用在线Raman表征技术表征Si沟道应力在环栅工艺过程中的演变（a）及其对不同Fin宽和Ge组分的变化（b）与此同时，复旦大学团队也基于Raman表征技术自主开发了环栅器件的在线工艺检测技术，与工艺仿真结果有很好的吻合。该团队还发现在线Raman表征技术可以用于检测堆叠沟道是否发生了坍塌。除此之外，源漏外延的缺陷检测也是环栅工艺中的挑战。随着先进技术节点工艺复杂度的持续演进，工艺之间的关联耦合变得越来越明显，开发工艺的思路要从单一步骤转变到系统考虑。以环栅器件中的源漏外延工艺为例，因为内侧墙的存在使得外延SiGe很难做到较低的层错缺陷，进而导致无法满足PMOSFET对沟道应力的要求。但是从工艺整合的角度出发，一种后栅单扩散隔断（Post-gate Single Diffusion Break）的工艺流程即使在源漏外延SiGe中存在一定的缺陷，沟道中的应力却可以得到很好地增强，从而提升PMOSFET的器件性能。在单元电路的开发上，更是不能局限于单个器件性能的提升，而要着眼于整个系统性能的全局优化。在环栅器件的静态随机存取存储器（SRAM）设计中，在单个器件之外，要充分利用环栅器件Fin宽可调的独特性进行上拉（Pull-up）、下拉（Pull-down）和选择（Select）晶体管的匹配优化；另外选择晶体管上的后段工艺（Back End of Line, BEOL）电阻对SRAM的噪声容限和读写速度都有很显著的影响。面向环栅器件中未来很有潜力的背面供电（Buried Power Rail）、互补场效应晶体管（Complementary Field-Effect Transistor, CFET）技术，以及3D封装，要进行设计工艺协同优化（Design Technology Co-Optimization, DTCO），优化系统PPA（Performance，性能；Power，功耗；Area，面积），在更先进的制造工艺中提出重要的架构创新。DTCO的核心目的就在于定义真正有价值的调整，超越单纯的几何微缩，进而达成提升性能、降低功耗和面积的目标。根据台积电提供的数据，在3 nm节点及以下工艺，DTCO可以带来超过100%的集成密度提升，如图11所示。图11 台积电在先进CMOS工艺中使用DTCO对提升逻辑器件集成密度的影响（来源：http://www.semiinsights.com/s/electronic_comonents/23/40279.shtml）先进CMOS制造工艺即将进入全新一代的环栅器件时代，在沟道形成、内侧墙、寄生沟道、源漏寄生电阻/电容，以及N/P电流匹配等关键技术领域面临着巨大挑战，同时也给核心工艺装备、在线工艺检测技术，以及DTCO平台的自主发展带来了机遇。（1）装备厂商在单一工艺开发之外一定要加快建设形成工艺整合能力（包括工艺整合技术团队以及配套实验线），这样可以大大加快内部工艺迭代的进度，更重要的是可以面对越来越复杂的工艺流程提供系统解决方案，在先进工艺模块上给芯片制造企业提供更大的技术支持。（2）芯片制造企业面向工艺装备厂商要更加开放，和装备企业分享芯片制造中的具体工艺困难，共同改进工艺装备并提升工艺水平。同时加强与电子设计自动化（Electronic Design Automation, EDA）公司、设计公司的合作，加快完善DTCO平台的建设；同时要特别重视在线工艺检测的技术和装备开发，工艺数据的积累和分析，提升先进工艺的制造水平和良率。（3）装备厂商和芯片制造企业要加强与高校实验室的实质合作，夯实基础研究，开发和探索新技术，在合作中培养人才，实现技术和人才的积累。先进CMOS工艺技术是高性能计算芯片的保障，也是集成电路产业保持领先的关键点。我们要沉下心来，积累技术和经验，鼓励和促进产业链上的技术合作。最重要的是要培养一大批踏实能干的年轻一代高端人才，努力发展并建立自主可控的核心技术和产业链，实现中国集成电路产业的高质量发展。*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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