台积电谈5nm后的模拟设计

模拟单元设计和迁移的世界与数字单元有很大不同，因为模拟单元的输入和输出通常具有随时间连续变化的电压电平，而不仅仅是在 1 和 0 之间切换。台积电的 Kenny Hsieh 就该主题发表了演讲在最近的北美OIP 活动中研究模拟cell的迁移，我观看了他的演讲以更多地了解他们应对这些挑战的方法。

从 N7 到 N5 再到 N3，模拟设计规则的数量急剧增加，同时需要考虑更多的布局效果。模拟单元高度往往是不规则的，因此没有像标准单元那样的邻接。附近的晶体管布局会影响相邻的晶体管性能，需要花费更多时间进行验证。

台积电从 N5 节点开始的模拟单元的方法是使用具有固定单元高度的布局，支持单元邻接以形成阵列，重复使用 Metal 0 及以下的预绘制布局，并且经过硅验证。模拟单元的 PDK 内部是有源单元，加上所有其他参数：CMOS、保护环、CMOS 抽头、去电容和变容二极管。

模拟单元现在使用固定高度，放置在轨道中，您可以在其中使用基台（abutment），甚至可以自定义transition, tap 和保护区域。模拟单元的所有可能组合都经过详尽的预验证。

模拟单元

通过这种模拟电池方法，可以实现均匀的氧化物扩散 (OD) 和多晶硅 (PO)，从而提高硅良率。

模拟单元布局

通过限制模拟单元内的模拟晶体管使用更规则的模式，可以更容易地使用布局自动化，例如：使用模板、自动布局、具有电气感知宽度和空间的自动布线，以及添加备用晶体管以支持任何 ECO在设计过程的后期到达。

模拟单元的常规布局

在节点之间迁移时，原理图拓扑被重新使用，而每个设备的宽度和长度确实发生了变化。APR 设置针对单元格的每个模拟组件进行调整。电流和寄生匹配等模拟指标的 APR 约束使该过程更加智能。为了支持 ECO 流程，有一个自动备用晶体管插入功能。自 2021 年以来， Cadence和Synopsys都与台积电合作，以实现这种改进的模拟自动化方法。

将模拟电路迁移到新的工艺节点需要一系列设备映射、电路优化、版图重用、模拟 APR、EM 和 IR 修复以及版图后仿真。在映射期间，使用 Id 饱和方法，其中设备由其上下文自动识别。

伪布局后仿真可以使用估计值和一些完全提取的值来缩短分析循环。Cadence 和 Synopsys 对 IC 版图工具的增强现在支持原理图迁移、电路优化和版图迁移步骤。

使用自动化步骤和模板方法将 N4 的 VCO 布局迁移到 N3E 节点，重用差分对和电流镜像设备的布局和方向。将新的自动化迁移方法与手动方法进行比较，其中手动迁移所需时间为 50 天，而自动化仅需 20 天，因此生产率提高了 2.5 倍。早期的 EM、IR 和寄生 RC 检查是实现生产力提升的基础。

N4 到 N3E VCO 布局迁移

基于环的 VCO 也使用 Pcells 从 N40 手动和自动迁移到 N22 节点。通过使用自动化流程，生产率提高了 2 倍。Pcells 有更多的限制，所以生产率的提高有点少。

台积电通过以下方式面临模拟单元迁移的挑战：与 Cadence 和 Synopsys 等 EDA 供应商合作修改他们的工具，使用具有固定高度的模拟单元以允许更多布局自动化，以及采用与数字流程类似的策略。两个迁移示例表明，使用较小的节点（如 N5 到 N3）时，生产率提高可以达到 2.5 倍。即使使用像 N40 这样的成熟节点，使用 Pcell 也可以预期将生产率提高 2 倍。