三星第二代3nm，更多细节曝光！

三星晶圆厂将在即将于日本京都举行的2023 年超大规模集成电路技术和电路研讨会上详细介绍其第二代 3 纳米级制造技术以及性能增强的 4 纳米级制造工艺。这两种技术对于芯片合同制造商都很重要，因为 SF3 (3GAP) 承诺为移动和 SoC 提供切实的改进，而 SF4X (N4HPC) 专为要求最苛刻的高性能计算 (HPC) 应用而设计。

三星即将推出的 SF3 (3GAP) 工艺技术是该公司 SF3E (3GAE) 制造工艺的增强版，并依赖于其第二代环栅晶体管——该公司称之为多桥通道场效应晶体管 ( MBCFET）。该节点承诺进行额外的工艺优化，尽管晶圆厂不希望将 SF3 与 SF3E 进行比较。与其直接前身 SF4（4LPP，4nm 级，超低功耗）相比，SF3 声称在相同的功率和复杂性下性能提升 22%，或在相同的时钟和晶体管数量下功率降低 34%，以及逻辑面积减少 21%。尽管尚不清楚该公司是否已实现 SRAM 和模拟电路的任何扩展。

此外，三星声称 SF3 将提供额外的设计灵活性，通过在同一单元类型中改变 MBCFET 器件的纳米片 (NS) 沟道宽度来促进。奇怪的是，可变沟道宽度是 GAA 晶体管的一个特性，已经讨论了多年，因此三星在 SF3 上下文中的措辞方式可能意味着 SF3E 不支持它。

迄今为止，该集团的芯片开发部门三星 LSI 和三星代工厂的其他客户都没有正式推出采用 SF3E/3GAE 工艺技术量产的单一高度复杂处理器。事实上，据TrendForce称，使用业界首个 3 纳米级制造工艺的唯一公开认可的应用似乎是加密货币挖矿芯片 。这并不奇怪，因为三星“早期”节点的使用通常非常有限。

相比之下，三星的“plus”技术通常被广泛的客户使用，因此该公司的 SF3 (3GAP) 工艺在 2024 年某个时候可用时可能会看到更高的产量。

除了专为各种可能的用例而设计的 SF3 之外，三星代工厂正在准备其 SF4X（4HPC，4 纳米级高性能计算），专为面向数据中心的 CPU 和 GPU 等性能要求苛刻的应用而设计。

为解决此类芯片问题，三星的 SF4X 提供了 10% 的性能提升和 23% 的功耗降低。三星没有明确说明比较的工艺节点是什么，但据推测，这是针对他们默认的 SF4 (4LPP) 制造技术。为实现这一目标，三星在重新评估晶体管的应力（大概在高负载下）后重新设计了晶体管的源极和漏极，进一步进行了晶体管级设计技术协同优化 (T-DTCO)，并引入了新的中间线 (MOL) ） 方案。

新的 MOL 使 SF4X 能够提供 60mV 的经过硅验证的 CPU 最小电压 (Vmin)，断态电流 (IDDQ) 的变化减少 10%，保证在 1V 以上的高压 (Vdd) 运行而不会降低性能，以及改进的 SRAM 工艺余量。

三星的 SF4X 将成为台积电 N4P 和 N4X 节点的竞争对手，它们分别将于 2024 年和 2025 年到期。仅根据声明的规格，很难判断哪种技术将提供性能、功率、晶体管密度、效率和成本的最佳组合。也就是说，SF4X 将是三星近年来第一个专门为 HPC 设计的节点，这意味着三星有（或正在期待）足够的客户需求，值得他们花时间。

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