三星，没选择3D DRAM？

据韩媒TheElec获悉，三星已经组建了一个团队来开发 4F2（特征方形）DRAM。消息人士称，如果这家科技巨头成功，与 6F2 DRAM 相比，它能够将裸片表面减少 30%。

十年前，内存芯片制造商试图将 4F2 商业化，但当时失败了。但现在三星认为，与竞争对手 SK 海力士和美光正在开发的 3D DRAM 相比，这种结构更容易实现。三星的目标是开始将 4F2 结构应用于 10 纳米 (nm) 或以下节点制造的 DRAM，因为它认为从那时起它可以将通道长度缩小多少是有限的。

DRAM 由数十亿个单元组成，这些单元由排列成正方形阵列的晶体管和电容器组成。晶体管具有源极、栅极和漏极，具体取决于电流流入和流出的位置。存储电荷以确定1或0的电容器位于漏极上方。字线和位线分别连接到栅极和源极。字线处理开关（开/关），位线读取和写入数据。之所以这样称呼 8F2，是因为该结构在水平方向上有四个特征（F，或临界维度），在垂直方向上有两个特征，分别用于位线长度和字线长度。

6F2是通过填补8F2的空白空间而开发的。它将晶体管对角放置以减少位线的中断。虽然它被称为 6F2，但它更像是 7.8F2（字线尺寸为 2.6F，位线尺寸为 3.0F）。

三星的 4F2 旨在让晶体管垂直向上。它要从下到上放置源极、栅极、驱动器和电容器。连接字线和位线将使它们的尺寸分别为2F和4F。这将是一个全新的结构。三星最近推出了其 12 纳米 DRAM，但实际通道长度更像是 12.8 纳米。SK海力士也是如此；而美光的12nm其实是13.3nm。三星瞄准 12.3nm 但失败并决定采用 12.8nm。这三个内存芯片制造商的目标是在进入 10nm 之前开发 1nm (1c) 和 10nm (1a)。

10nm以下，三星会推出一代4F2；下一代将使用直接粘合来制作 2 层。

在2021年接受semiengineering采访的时候，三大存储巨头都没有回应关于他们3D DRAM方案的事情。但是Yole在2022年年初曾经报道，三星电子准备开发世界上第一个 3D DRAM，并正在加速 3D DRAM 的研发。

按照Yole的介绍，三星电子已经开始开发一种用于堆叠cell的技术，一种与高带宽存储器 (HBM) 大不相同的堆叠概念。此外，三星电子也在考虑增加DRAM晶体管的栅极（current gate）和沟道（current path）之间的接触面。这意味着三侧接触FinFet技术和四侧接触环栅（GAA）技术可以用于DRAM生产。当栅极和沟道之间的接触面增加时，晶体管可以更精确地控制电流。

在2022年9月接受日本eetimes采访的时候，美光公司也确认正在探索3D DARM的方案。

美光表示，3D DRAM 正在被讨论作为继续扩展 DRAM 的下一步。为了实现 3D DRAM，整个行业都在积极研究，从制造设备的开发、先进的 ALD（原子层沉积）、选择性气相沉积、选择性蚀刻，再到架构的讨论。

美光同时强调，3D DRAM目前碰到的主要问题仍然存在于成本和技术方面。技术挑战存在于广泛的领域，包括设备和结构、制造工艺、制造设备、材料和架构。“为了从平面DRAM转向3D DRAM，需要所有领域的创新。此外，这种转变需要在成本曲线和性能与 DRAM 缩放路线图相交的地方实现。”美光方面强调。

为此美光坦言，该行业继续扩展平面并寻找推进 DRAM 路线图的方法。此外，新的内存架构的开发也在进行中，因此DRAM在系统中的角色正在发生变化，或许有可能在更长时间内维持平面型。“在这一点上，内存制造商正在投资（平面和 3D）以预期拐点以保持 DRAM 的持续扩展，虽然DRAM的每个节点扩展变得越来越困难，但至少在接下来的几年里，传统的扩展将继续下去。”美光方面接着说。

Yole则表示，美光提交了与三星电子不同的 3D DRAM 专利申请。美光的方法是在不放置cell的情况下改变晶体管和电容器的形状。

至于SK海力士的3D DRAM方案，网上并没有看到太多介绍。不过Yole强调，SK海力士正在大力投入其中。除此以外，Applied Materials 和 Lam Research 等全球半导体设备制造商也开始开发与 3D DRAM 相关的解决方案。

具体到三大存储巨头在3D DRAM的表示，据businesskorea引述TechInsights 的数据显示，美光自2019年就已经开始了3D DRAM的研究，获得的专利数量是这两家韩国芯片制造商的两到三倍。

TechInsights进一步指出，在内存半导体市场排名第三的美光正积极准备蓝海市场，截止2022 年 8 月将获得 30 多项 3D DRAM 专利技术。相比之下，三星的3D DRAM专利不到 15 项 ，而SK 海力士持有的大约 10 项专利。

此外，国内多家研究机构甚至企业都在投入到3D DRAM的研发当中。中科院微电子所就曾经撰文表示，针对平面结构IGZO-DRAM的密度问题，微电子所微电子重点实验室刘明院士团队在垂直环形沟道结构（Channel-All-Around, CAA）IGZO FET的基础上，研究了第二层器件堆叠前层间介质层工艺的影响，验证了CAA IGZO FET在2T0C DARM应用中的可靠性。

追求更小的 DRAM 单元尺寸（cell  size)仍然很活跃并且正在进行中。对于 D12 节点，DRAM 单元尺寸预计接近 0.0013 um²。无论考虑使用 DUV 还是 EUV 光刻，图案化挑战都是重大的。特别是，ASML 报告说，当中心到中心（center-to-center）值达到 40 nm 时，即使对于 EUV ，也不推荐使用单一图案化。在本文中，我们将展示对于 12 纳米及更高节点的 DRAM 节点，电容器中心到中心预计将低于 40 纳米，因此需要多重图案化。

存储电容器排列成六边形阵列（图 1）。有源区设计规则由位线间距和字线间距决定。

图 1. DRAM 单元网格上的存储节点（黄色）。BLP=位线间距，WLP=字线间距。

对于 0.001254 um²的单元尺寸和略低于 12 nm 的有源区设计规则，38 nm 的位线间距和 33 nm 的字线间距将导致 38 nm 的中心到中心和 32.9 nm 的对角线间距。

对于 0.33 NA EUV 系统，六边形阵列将使用六极照明（hexapole illumination），其中每个极产生三光束干涉图案（图 2）。四个象限极产生与其他两个水平极不同的模式。这导致具有独立随机性的两个独立剂量分量。这些被添加到最终的复合模式中。

图 2. DRAM 存储模式的六极照明由 4 个象限极（灰色）和两个水平极（黄色）组成。根据照明方向，生成的三光束干涉图案具有特定方向。

由于特征边缘处大量吸收的光子散粒噪声，图案放置误差的随机效应非常显著，正如参考文献中已经公开的那样。1，很容易超过 1 nm 的覆盖规格。较低的吸收剂量似乎明显更差（图 3）。

图 3. 38 nm x 66 nm cell（字线间距 = 33 nm）中中心柱的随机放置误差（仅 X），在 0.33 NA EUV 系统中具有预期的六极照明。这里显示了两个吸收剂量的一系列 25 个不同实例。

转到 0.55 NA 会增加焦点深度严重降低的问题。NA 为 0.55 会导致 15 nm 散焦，导致最内层和最外层衍射级之间的相移 >50 度（图 4），这会由于褪色严重降低图像对比度。

图 4. 0.55 NA EUV 系统上的 15 nm 散焦导致最内层和最外层衍射级之间的相移 >50 度。

因此，存储节点图案很可能需要由两个交叉线图案形成（图 5）。每个交叉线图案可以通过 EUV 单次曝光或 DUV SAQP（自对准四重图案）形成。两种选择都是单掩模工艺。SAQP 工艺更成熟（早于 EUV）并且没有 EUV 的二次电子随机问题，因此它应该是首选。尽管如此，对于 SAQP 情况，间隔线必须在布局和线宽粗糙度方面得到很好的控制。

图 5. 存储节点图案可以由两个交叉线图案的交叉点形成。

三星还展示了一种二维间隔蜂窝图案，而不是线型 SAQP，它使用具有起始蜂窝图案的单个掩膜，而不是具有起始线图案的两个掩膜。

虽然上述情况考虑了 38 nm 位线间距和 33 nm 字线间距，但由于六边形对称性，它也适用于交换间距的情况（33 nm 位线间距和 38 nm 字线间距）。

图 6 显示了来自三星, 美光, SK海力士，Nanya, PSMC, and CXMT厂商的 DRAM 路线图。三星、美光和 SK海力士三大厂商已经展示了适用于 DDR4、DDR5 和 LPDDR5 应用的具有 15nm 和 14nm 级单元设计规则 (D/R) 的 D1z 和 D1a 产品。三星已在 D1x DDR4 试用车(TV) 产品和 D1z LPDDR量产产品中采用 EUV 光刻技术，而美光和 SK 海力士则为 D1z 代保留了基于 ArF-i 的双图案化技术 (DPT) 工艺。到 2030 年，将生产出D1d（或 1δ）、D0a（或 0α）和 D0b（或 0β）等设计进一步缩小的几代 DRAM。

图 6.由TechInsights 提供的 DRAM 路线图，显示 2020 年至 2022 年市场上商业化的 D1z 和 D1a DRAM 产品。到 2030 年，将生产出D1d（或 1δ）、D0a（或 0α）和 D0b（或 0β）等几代产品。

图 7. DRAM 设备的技术/应用路线图显示 6F2 1T+1C 单元设计扩展到更多下一代 DRAM，尽管 DRAM 厂商一直在开发 4F2 单元结构，例如 1T DRAM 或无电容器 DRAM 原型。

到目前为止，已经有了 8F2 和 6F2 DRAM 单元设计，其中单元包括 1T（晶体管）和 1C（电容器）。这种 1T+1C 单元设计将用于未来几代 DRAM 的 DRAM 单元设计。然而，由于工艺和布局的限制，DRAM 厂商一直在开发 4F2 单元结构，例如 1T DRAM 或无电容器 DRAM 原型，作为扩展 DRAM 技术的下一个候选者之一（图 7）。具有 B-RCAT 结构的大块鳍（或鞍鳍）用于单元存取晶体管，然而，掩埋字线栅极材料已经从单钨层变为多晶硅/钨双功函数层，以有效控制栅极泄漏。在这种情况下，具有较低功函数的多晶硅上栅极提高了 GIDL 电场 (30%) ，增大了扩散电阻。此外，美光使用纯 TiN 栅极进行 D1z 和 D1α 代单元集成。虽然圆柱型结构是DRAM单元电容器集成的主流，但SK海力士（D1y和D1z）和三星（D1z）采用了准柱状电容器（或单面柱状电容器）结构，其中单元电容器仅外表面呈圆柱状，这导致单元电容比上一代更小。几年后，DDR5、GDDR7、LPDDR6 和 HBM3 产品将在市场上普及。

对于 10nm 级及以上的 DRAM 单元设计，应在其中加入更多创新的工艺、材料和电路技术，包括更高 NA EUV、4F2、1T DRAM、柱状电容器、超薄 high-k 电容器介质和低 -k ILD/IMD 材料（图 8）。

图 8. 从 30nm 级到 10nm 级的 DRAM 单元设计和技术趋势。需要更多创新技术来满足单元电容、尺寸缩小和提升速度的要求。

图 9 显示了主要厂商的 DRAM 设计规则 (D/R) 趋势。如果他们保持 6F2 DRAM 单元设计以及1T+1C 结构，2027 年或 2028 年 10nm D/R 将是DRAM 的最后一个节点。DRAM 单元微缩将面临若干挑战，例如 3D DRAM、减少row hammer（电路）、低功耗设计、刷新降低和管理刷新时间、低延迟、新功函数材料、HKMG 晶体管和片上 ECC。最受欢迎的功能将是“速度”和“感应裕量（sensing margin）”。三星用于 DDR5 和 GDDR6 的 HKMG 外围晶体管技术就是增加 BL 感应裕量和速度的一个例子。

图 9. DRAM D/R 趋势显示 6F2 单元设计的局限性。2027 年或 2028 年，10nm D/R 将是 6F2 DRAM 的最后一个节点。

『半导体第一垂直媒体』

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