台积电重点研发中心启用：聚合8000人，承担未来30年的研发大计

随着AI、5G和其他先进制程技术的发展，全世界正透过智慧边缘网络产生大量的运算工作负载，需要更快、更节能的芯片来满足此需求。

预计到2030年，因需求激增，全球半导体市场约1兆美元，其中高效能运算（HPC）相关应用占40%、智能型手机占30%、汽车占15%、物联网占10%。- 台积公司与其合作伙伴在2022年共创造了超过12,000种创新产品，运用近300种不同的台积公司技术。

台积公司持续投资先进逻辑制程、3DFabric和特殊制程等技术，以在适当的时间提供合适的技术，协助推动客户创新。随着我们的先进制程技术从10纳米推进至2纳米，我们的能源效率在约十年间以15%的年复合成长率增加，以支持半导体产业的惊人成长。

台积公司先进制程技术的产能年复合成长率在2019年至2023年间将超过40%。作为第一家于2020年开始量产N5的晶圆厂，台积公司透过推出N4、N4P、N4X和N5A等技术，持续强化其5纳米家族。台积公司的3纳米制程技术是半导体产业中第一个实现高量产和高良率的制程技术，我们预计N3将在行动和HPC应用的驱动下实现快速且顺畅的产能提升（ramping）。

此外，为了进一步推展微缩，以在单体式系统单芯片（monolithic SoCs）中实 现更小且更优异的晶体管，台积公司亦在开发3DFabric技术，发挥异质整合的优势，将系统中的晶体管数量提高5倍，甚至更多。

从2017年到2022年，台积公司对特殊制程技术投资的年复合成长率超过40%。到2026年，台积公司预计将特殊制程产能提升近50%

N2计划于2025年量产；N2P和N2X则计划在2026年推出。

纳米片晶体管的效能已超过台积公司技术目标的80%，同时展示了优异的能源效率和更低的工作电压（Vmin），非常适合作为半导体产业节能运算的典范。作为台积公司 N2制程技术平台的一部分，背面电轨（backside power rail）的设计为其基线技术提供了额外的速度和密度提升。背面电轨设计最适合用于HPC产品，将于2025年下半年推出。透过减少压降（IR drop）和讯号电阻-电容延迟（signal RC delays），使速度提升超过10-12%。由于晶圆正面拥有更多的布线资源，使得逻辑面积可减少10-15%。

N3是台积公司目前最先进的逻辑制程技术，已依计划在2022年第四季进入量产；N3E计划在N3量产后一年推出，且已通过技术验证，达成效能与良率目标。与N5相比，N3E在相同功耗下速度加快18%，在相同速度下功耗降低32%，逻辑密度提升约60%、芯片密度提升约30%。o N3E已经收到了第一批客户产品设计定案（product tape-outs），并将在2023年下半年开始量产。

台积公司亦推出N3P和N3X来提升制程技术价值，在提供额外效能和面积优势的同时，亦保持与N3E的设计规则兼容性，以最大程度地实现IP重复使用。在迈入量产的前三年，N3和N3E的新产品设计定案数量将是N5同时期的1.5至2倍，主要归功于台积公司的技术差异化和准备就绪程度。

在保持与 N3E 设计规则兼容性的同时，提供额外的效能和面积优势，以最大程度地实现 IP 重复使用。N3P 预计于 2024 年下半年开始量产，客户可以在相同漏电下，速度增快 5%；在相同速度下，功耗降低 5-10%，以及与 N3E相比芯片密度增加 4%。o N3X：专为 HPC 应用所设计，提供额外的最大震荡频率（Fmax），以在适度的漏电平衡下提高驱动效能（overdrive performance），这意味着相较于 N3P，N3X 在驱动电压 1.2 伏特下，速度增快 5%，并拥有相同的芯片密度提升幅度。N3X 预计于 2025 年进入量产。

台积公司今日推出业界第一个基于 3 纳米的 Auto Early 技术，命名为 N3AE。N3AE 提供以 N3E 为基础的汽车制程设计套件（PDK），让客户能够提早采用 3 纳米技术来设计汽车应用产品，以便于 2025 年及时采用届时已全面通过汽车制程验证的 N3A 制程。

随着台积公司5纳米制程进入量产，所累积的经验使得该制程的良率和效能不断提升。在4 年间，与 N5 量产第一年相比，台积公司将该制程的效能提升高达17%、芯片密度增加 6%，并维持着相同的设计规则兼容性，以尽可能增加现有客户设计的再利用。尽管N5需求强劲，N4P将自2024年推动需求进一步增加。与2022年相比，此一需求增加主要来自人工智能、网络和汽车产品，这与产业趋势密切相关。

晶体管架构从平面式发展到FinFET，并即将转变至纳米片（nanosheet）架构。在纳米片之后，台积公司认为垂直堆栈的NMOS和PMOS（即互补式场效晶体管 CFET）是未来制程架构选项之一。

台积公司预估，在考量布线和制程复杂性后，芯片密度将可提升1.5至2倍。除了CFET，台积公司在低维材料（如碳纳米管和2D材料）方面取得了突破，可能实现进一步的尺寸和能源微缩。

台积公司 3DFabric 系统整合技术包含各种先进的 3D 硅堆栈和先进封装技术，以支援广泛的次世代产品：

在 3D 硅堆栈方面，台积公司正于系统整合芯片（TSMC-SoIC® ）家族中加入微凸块的 SoIC-P，以支援更具成本敏感度的应用。2.5D CoWoS 平台得以实现先进逻辑和高频宽存储器的整合，适用于人工智能、机器学习和资料中心等 HPC 应用；整合型扇出层叠封装技术（InFO PoP）和 InFO-3D 支援行动应用，InFO-2.5D 则支援 HPC 小芯片整合。系统整合芯片（SoIC）堆栈芯片可被整合于整合型扇出（InFO）或 CoWoS封装中，以实现最终系统整合。

CoWoS 家族，主要针对需要整合先进逻辑和高频宽存储器的 HPC 应用。台积公司已经支援超过 25 个客户的逾 140 种 CoWoS 产品。所有 CoWoS 解决方案的中介层面积均在增加，以便整合更多先进硅芯片和高频宽存储器堆栈，以满足更高的效能需求。台积公司正在开发具有高达 6 个光罩尺寸（约 5,000 平方毫米）重布线层（RDL）中介层的 CoWoS 解决方案，能够容纳 12 个高频宽存储器堆栈。

来到InFO 制程技术，在行动应用方面，InFO PoP 自 2016 年开始量产并运用于高阶行动装置，可以在更小的封装规格中容纳更大、更厚的系统单芯片（SoC）。在 HPC 应用方面，无基板的 InFO_M 支援高达 500 平方毫米的小芯片整合，适用于对外型规格敏感度较高的应用。

至于3D 硅堆栈技术， SoIC-P 采用 18-25 微米间距微凸块堆栈技术，主要针对如行动、物联网、客户应用等较为成本敏感的应用。SoIC-X 采用无凸块堆栈技术，主要针对 HPC 应用。其芯片对晶圆堆栈方案具有 4.5 至 9 微米的键合间距，已在台积公司的 N7 制程技术中量产，运用于HPC 应用。SoIC 堆栈芯片可以进一步整合到 CoWoS、InFo 或传统覆晶封装中，运用于客户的最终产品。

AMD 成功展示了采用 SoIC-X 技术将 N5 GPU 和 CPU 堆栈于底层芯片，并整合在CoWoS 封装中，以满足次世代百万兆级（exa-scale）运算的需求，此为台积公司的3DFabric 技术如何推动 HPC 创新的具体例子。

台积公司提供了业界最全面的特殊制程产品组合，包括电源管理、射频、CMOS 影像感测等，涵盖广泛的应用领域。

首先看汽车方面，随着汽车产业朝向自动驾驶发展，运算需求正在快速增加，且需要最先进的逻辑技术。到 2030 年，台积公司预计 90%的汽车将具备先进驾驶辅助系统（ADAS），其中 L1、L2 和 L2+/L3 将有望各达市占率 30%。

在过去三年，台积公司推出了汽车设计实现平台（ADEP），透过提供领先业界、Grade 1 质量认证的 N7A 和 N5A 来释放客户的汽车创新。为了让客户在技术成熟前就能预先进行汽车产品设计，台积公司推出了 Auto Early，作为提前启动产品设计并缩短上市时间的垫脚石。N4AE 是基于 N4P 开发的新技术，将允许客户在 2024 年开始进行风险生产。N3AE 作为 N3A 的坚实基础， N3A 将于 2025 年全面通过汽车制程验证，并将成为全球最先进的汽车逻辑制程技术。

针对5G 和连网性的先进射频技术需求，台积公司在 2021 年推出了 N6RF，该技术是基于我们创纪录的 7 纳米逻辑制程技术，在速度和能源效率方面皆具有同级最佳的晶体管效能。结合了出色的射频效能以及优秀的7纳米逻辑速度和能源效率，台积公司的客户可以藉由从 16FFC 转换到 N6RF，在半数位和半类比的射频 SoC 上实现功耗降低 49%，释放行动装置的能源预算以支援其他不断成长的功能。

台积公司日前宣布推出最先进的互补式金属氧化物半导体（CMOS）射频技术N4PRF，预计于 2023 年下半年发布。相较于 N6RF，N4PRF 逻辑密度增加 77%，且在相同效能下，功耗降低 45%。N4PRF 也比其前代技术 N6RF 增加了 32%的 MOM 电容密度。

台积电还有超低功率的方案。据介绍，台积公司的超低功率解决方案持续推动降低 Vdd，以实现对电子产品而言至关重要的节能。台积公司不断提升技术水平，从 55ULP 的最小 Vdd 为 0.9 伏特，到 N6e 的Vdd 已低于 0.4 伏特，我们提供广泛的电压操作范围，以实现动态电压调节设计来达成最佳的功率∕效能。相较于 N22 解决方案，即将推出的 N6e 解决方案可提供约 4.9 倍的逻辑密度，并可降低超过 70%的功耗，为穿戴式装置提供具吸引力的解决方案。

在MCU / 嵌入式非挥发性存储器方面，台积公司最先进的 eNVM 技术已经发展到了基于 16/12 纳米的鳍式场效晶体管（FinFET）技术，让客户得以从 FinFET 晶体管的优秀效能中受益。由于传统的浮闸式 eNVM 或 ESF3技术越来越复杂，台积公司亦大量投资于 RRAM 和 MRAM 等新的嵌入式存储器技术。这两种新技术都已经取得了成果，正在 22 纳米和 40 纳米上投产。台积公司正在计划开发 6 纳米技术。

来到RRAM，台积电已经于 2022 年第一季开始生产 40/28/22 纳米的RRAM。台积公司的 28 纳米RRAM 进展顺利，具备可靠效能，适于汽车应用。台积公司正在开发下一代的 12 纳米RRAM，预计在 2024 年第一季就绪。

太极公司也从2020 年开始生产的 22 纳米MRAM 主要用于物联网应用，现在，台积公司正在与客户合作将 MRAM 技术应用于未来的汽车应用，并预计在 2023 年第二季取得 Grade 1 汽车等级认证。

至于CMOS 影像感测，虽然智能型手机的相机模块一直是互补式金属氧化物半导体（CMOS）影像感测技术的主要驱动力，但台积公司预计车用相机将推动下一波 CMOS 影像传感器（CIS）成长。为了满足未来传感器的需求，实现更高质量且更具智慧的感测，台积公司一直致力于研究多晶圆堆栈解决方案，以展示新的传感器架构，例如堆栈像素传感器、最小体积的全域快门传感器、基于事件的 RGB 融合传感器，以及具有整合存储器的 AI 传感器。

针对显示器应用，在 5G、人工智能和 AR/VR 等技术驱动下，台积公司正致力于为许多新应用提供更高的分辨率和更低的功耗。下一代高阶 OLED 面板将需要更多的数位逻辑和静态随机存取存储器（SRAM）内容，以及更快的帧率，为了满足此类需求，台积公司正在将其高压（HV）技术导入到 28 纳米的产品世代中，以实现更好的能源效率和更高的静态随机存取存储器密度。台积公司领先的 µDisplay on silicon 技术可以提供高达 10 倍的像素密度，以实现如 AR 和 VR 中使用的近眼显示器所需之更高分辨率。

为了满足客户不断增长的需求，台积公司加快了晶圆厂拓展的脚步。从 2017 年到 2019 年，台积公司平均每年进行大约 2 期的晶圆厂建设工程。从 2020 年到 2023 年，台积公司晶圆厂的平均建设进度大幅增加至每年约 5期的工程。

在过去两年，台积公司总共展开了 10 期的晶圆厂新建工程，包括在台湾的5 期晶圆厂工程与 2 期先进封装厂工程，以及海外的 3 期晶圆厂工程。

28 纳米及以下制程的海外产能在 2024 年将比 2020 年成长 3 倍。

在台湾，台积公司 N3 制程量产的基地在南科 18 厂；此外，台积公司正在为 N2 制程的新晶圆厂进行准备。在美国，台积公司正在亚利桑那州建造 2 期晶圆厂。

公司第一期 N4 晶圆厂已经开始移入设备，并将在 2024 年开始生产。第二期晶圆厂正在兴建中，计划以 N3 制程进行生产。这两期晶圆厂将合计年产 60 万片晶圆。

在日本，台积公司正在熊本兴建一座晶圆厂，计划以16/12纳米和28纳米家族提供晶圆制造服务，以应对全球市场对特殊制程的强烈需求。这座晶圆厂的建设工程已经开始，并将在2024年迈入量产。

 在中国，新1期的28纳米制程晶圆厂已于2022年开始量产。

台积公司在先进制程的缺陷密度（D0）和每百万件产品缺陷数（DPPM）方面的领先地位，展现了其制造卓越性。

N5 制程复杂度远高于 N7，但在相同阶段，N5 的良率优化比 N7 更好。

台积公司 N3 制程技术在高度量产中的良率表现领先业界，其 D0 效能已经与 N5 同期的表现相当。

台积公司 N7 和 N5 制程技术在包括智能型手机、计算机和汽车等方面，展现了领先业界的 DPPM，我们相信 N3 的 DPPM 很快就能追上 N5 的表现。

透过利用台积公司领先业界的 3DFabric制造技术，客户可以克服系统级设计复杂性的挑战，加速产品创新。CoWoS 和 InFO 家族在量产后很快就达到了相当高的良率。SoIC 和先进封装的整合良率将达到与 CoWoS 和 InFO 家族相同的水平。