背面供电技术，备受瞩目！

下一代芯片的背面供电网络（BS PDN）是未来工艺技术众所周知且被广泛讨论的优势。虽然英特尔和台积电已经谈论 BSPDN 一段时间，但三星最近才分享了有关其背面电力传输实验的详细信息。看来该公司预计这项创新将带来相当显着的优势。

 据 The Elec报道，在 6 月底的 VLSI 研讨会上发表的一篇论文中，三星电子报告称，与传统的前端 PDN 相比，背面供电网络的应用使未公开的处理器面积减少了 14.8%。。与此同时，该论文特别强调了两个 Arm 电路，他们观察到面积分别减少了 10.6% 和 19%。芯片面积减少 10% 到 19% 是一个主要优势，因为它可以使给定芯片的晶体管数量增加 10% 到 19%，从而提高性能或降低成本。

三星在其论文中提到的另一件事是布线长度减少了 9.2%。背面电源轨通常支持更粗的电线和更低的电阻，因此可以驱动更高的电流以获得更高的性能。布线长度的进一步减少还将带来额外的性能优势。

三星透露，背面供电带来的额外好处是设计技术协同优化旋钮，可实现 Fmax 提高 3.6%、标准块面积减少 2.4%、标准块性能提高 1.6%。

今年早些时候，英特尔详细介绍了其 PowerVia 背面供电网络 ，该网络将用于其 20A（2 纳米级）制造技术及更高技术。使用背面电源轨的好处已得到广泛认可，三星的研究结果也证明了这一理论。通过将电源轨移至后面并将其与 I/O 接线隔离，可以使电源线变得更加坚固。这种增稠减少了最终生产阶段的阻力，提高了性能并减少了能源消耗。此外，这种分离还可以减少逻辑面积，从而节省成本。

三星尚未透露计划何时实施其 BS PDN 以及使用哪个节点。该公司目前正在完善其第二代基于 3nm 级环栅晶体管的 SF3 制造技术，并计划于 2024 年实现量产。该公司还有 SF3P 和 2nm 级 SF2 将于 2025 年推出。尽管三星明年不太可能在 SF3 中使用背面电源轨，但该公司可能会考虑在 2025 年在 SF3P 或 SF2 中实施其 BS PDN。

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