三星入局3D芯片封装

全球最大的内存芯片制造商三星电子公司计划明年推出先进的三维（3D）芯片封装技术，与代工龙头台积电（TSMC）竞争。这家总部位于韩国水原的芯片制造商将使用 SAINT 技术（即三星先进互连技术），以更小的尺寸集成高性能芯片（包括人工智能芯片）所需的内存和处理器。

三星计划在SAINT品牌下推出三种技术：SAINT S——垂直堆叠SRAM内存芯片和CPU；SAINT D——涉及CPU、GPU等处理器和DRAM内存的垂直封装；知情人士周日表示，SAINT L 则负责堆叠应用处理器（AP）。

目前的2.5D封装技术在大多数情况下都是将不同类型的芯片并排水平组装。

三星的一些新技术，包括SAINT S，已经通过了验证测试。不过，消息人士称，在与客户进行进一步测试后，三星将于明年推出商业服务。

封装是半导体制造的最后步骤之一，它将芯片放置在保护壳中以防止腐蚀，并提供一个接口来组合和连接已制造的芯片。

台积电、三星和英特尔等领先芯片制造商正在激烈竞争先进封装，这种封装集成了不同的半导体或垂直互连多个芯片。先进的封装允许将多个设备合并并封装为单个电子设备。

封装技术可以增强半导体性能，而无需通过超精细加工缩小纳米，这在技术上具有挑战性，并且需要更多时间。

据咨询公司Yole Intelligence称，全球先进芯片封装市场预计将从2022年的443亿美元增长到2027年的660亿美元。在660亿美元中，3D封装预计将占四分之一左右，即150亿美元。

随着 ChatGPT 等生成型人工智能的发展，该技术正在迅速发展，这需要能够快速处理大数据的半导体。

目前业界主流是2.5D封装，将芯片尽可能靠近地放置在一起，以减少数据瓶颈。

全球第一的代工芯片制造商台积电也凭借其拥有十年历史的2.5D封装技术，成为全球先进封装市场的领导者。

台积电正在斥巨资为其客户（包括苹果公司和英伟达公司）测试和升级其 3D 芯片间堆叠技术 SoIC。台积电 7 月表示，将投资 900 亿新台币（合 29 亿美元）建设新的先进技术封装厂。

本月早些时候，全球第三大晶圆代工企业台湾联电 (UMC) 推出了晶圆对晶圆 (W2W) 3D IC 项目，为其客户提供尖端解决方案，利用硅堆叠技术。

联电表示，其 W2W 3D IC 项目与 ASE、Winbond、Faraday 和 Cadence Design Systems 等封装公司合作，是一项雄心勃勃的事业，旨在利用 3D 芯片集成技术来满足边缘 AI 应用的特定要求。

英特尔使用其下一代 3D 芯片封装技术 Foveros 来制造先进芯片。

全球第二大代工公司三星自 2021 年推出2.5D 封装技术H-Cube 以来，一直在加速芯片封装技术的发展。

三星表示，2.5D 封装技术允许逻辑芯片或高带宽存储器（HBM）以小尺寸堆叠在硅中介层的顶部。

这家韩国公司四月份表示，它正在提供封装交钥匙服务，处理从芯片生产到封装和测试的整个过程。

消息人士称，借助新的 SAINT 技术，三星旨在提高数据中心和具有设备端 AI 功能的移动 AP 的 AI 芯片的性能。

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