芯片设计项目管理方法保障高质量芯片交付

在12月27日于厦门举办的2022中国集成电路设计业年会 (ICCAD 2022) IP与IC设计论坛上，摩尔精英业务拓展副总裁刘竣发表了“芯片设计项目管理方法”的专题演讲，分享了摩尔精英在芯片设计中的项目管理解决方案。

以下根据刘竣现场演讲整理：

首先，刘竣向与会观众介绍了摩尔精英的整体业务概览，作为“一站式芯片设计和供应链平台”，结合自有封测工厂和设备的快速响应能力，给有多样化、定制化芯片需求的芯片和终端公司，提供高效的“从芯片研发到量产一站式交付”的解决方案。摩尔精英为客户提供平台化、定制化、产品化的芯片设计服务、IT/CAD设计平台服务、流片服务、封装服务、测试服务、产品工程及量产管理服务和半导体教育培训服务，帮助客户加速和差异化产品量产，提升研发和运营的效率，降低踩坑和失败的风险。客户可以从芯片产品的研发到量产的任意环节开始切入，给客户提供了灵活高效的合作模式。这样客户可以聚焦在自己的产品定义和客户开拓上面，后面都交给摩尔一站式交付，省心省力。

在摩尔设计服务平台上，芯片公司和系统公司可以随需选择后端设计方案或一站式Turnkey方案。芯片客户可以更专注于设计和研发环节，系统客户可以专注于市场和需求定义，把芯片的设计实现和供应链交给我们。

摩尔设计服务平台聚合了多家具有特定优势的设计服务和IP公司，最大化地发挥每一方的优势，我们的平台模式与传统设计服务最大的不同，就是我们不只用自有团队实现交付。借助摩尔安全弹性的设计云平台，我们有能力根据客户需要，打造协作交付的项目团队。找到优秀且技能互补的合作伙伴，根据客户的需求在技能，设计特征和时间窗口匹配最为合适的团队；打造安全的设计环境。整个设计在摩尔精英的流程掌控当中，确保端到端的管理规范和交付质量。

芯片方案中如何把从设计-IP-算力-封装-测试融合？一方面为客户提供完整的一站式服务，另一方面使得各个设计环节可以相互验证，整体考虑。摩尔精英用科学的项目管理方法学把所有的环节都结合在一起，起到1+1大于2的作用。

当我们准备切入一个项目的时候，我们往往会先考虑IP问题，设计难点问题，但往往会忽略这个设计进行到最紧张的时候需要多少算力的问题，目前的服务器资源是否可以满足足够corner的并行收敛。设计到什么时候需要封装资源的介入与Trail run ,目前的验证方案/DFT方案再量产阶段是否是最优方案，该考虑的点是否都考虑了？这些问题往往都会被我们所忽略，等设计到一定程度，遇到需要修改方案或者追赶设计进度时往往会一筹莫展或者花费巨大额外的代价。

今天摩尔精英都会为客户在设计芯片的同时，有规划性的提早考虑多种带来额外影响的因素，及早的发现问题，解决问题，监控问题。使得整个流程更加的顺畅，安全及可靠。

摩尔精英设计管理方法学是用上面描述的几种入口和出口标准串联在一起的：

• 在项目的早期阶段 RTA（Release to analysis)我们就需要考虑算力分配，封装如何与设计配合，在DFT的方案中如何提高测试效率，低功耗设计的难点，并且在团队中形成一致意见。

• 在之后的RTF阶段（Release to Floorplan) 我们除了对设计本身进行收敛之外,也会考虑封装设计的可绕通性，PI/SI的性能，DFT方案的优化，Low Power的方案迭代。

• 在综合和设计时间，设计资源及难点后，我们会在RTP阶段（Release to Preliminary)按照Tape out时候的标准对各个环节进行收敛。

• 并且在RTL阶段（Release to Layout)完成整体设计工作及各个阶段的Sign off及check list的工作。

在我们芯片规模越做越大，越来越复杂的今天，芯片设计过程中的某些检查项需要占用大量的算力资源，这些资源在以往的28nm/40nm这些工艺节点项目中是很难想象的。比如在某个12nm项目中，芯片面积大约200多个平方，在这种体量的设计中要跑全芯片的CMP check是需要大量的算力作为支持的，不是10台或者20台服务器，而有可能是40-50台的服务器。如果一家设计公司没有在项目开发前期就充分预期到这样的困难和风险，当项目进行到相关工序的时候会遇到非常大的挑战，很难在短时间内凑齐这么多算力资源。摩尔精英恰恰会在前期就为客户考虑到这些。除了cpu/mempry/hard disk这些硬件资源外，也会在设计中更具具体案例的设计资源情况，通过层次设计及资源调配来使得设计更加的平滑及可靠。不影响整体项目schedule。

低功耗设计是现代芯片设计及应用上一项非常重要的议题，如何把一款产品的低功耗做好，使得效率及性能更加的平衡是很多设计团队的一大难点。摩尔精英通过过往的经验，我们往往会及早的提醒客户，在芯片架构设计期间就应该充分考虑设计功耗，因为这时候对于整体的影响力是最大的，而到了Coding阶段，通过IP的选择，ck clock的设计往往只能对整体功耗产生10%-25%的影响，而一旦代码结构及风格被大至固定，通过时钟优化，调节VT所产生的效果，往往只对整体影响产生5%-10%的效果。更不用说通过纯后端设计的手段来控制低功耗所产生的效果，往往不会超过5%。这些经验值摩尔会在项目开始之初就与客户有充分的交流，避免在设计过程中花费额外的代价去纠正低功耗相关的设计。

芯片设计一定需要考虑测试，不少设计公司在产品进入测试环节才发现，良率低下而没有诊断手段；测试时间过长，导致测试成本激增；同测效率低下，产出效率低；只能用顶级设备测试导致测试成本过高。其实早有前人趟过这些坑，Design for Test是目前已知的最有效、覆盖率最高的测试手段之一，其中的具体技术非常丰富：

• 通过Small delay等额外故障模型设计验证DFT，保证更高测试覆盖性；

• 通过Hierarchy DFT手段解决复杂芯片的测试时间长，测试通道数过多的问题；

• 通过Diagnosis专用IP嵌入芯片实现BISA与BISR；

• 通过专用测试总线协议IEEE1687等实现复杂芯片多层级同时测试，还可动态调节测试功耗，提升测试效率与测试良率。

我们也正是在帮助客户设计、制造、检测芯片的过程中积累了丰富的经验，并且依托一支贯穿设计、工艺、封装、测试专家团队，帮助芯片设计企业们做到产品真正能跑的快、造的好、不出错，让芯片顺利且稳定的进入量产，真正创造价值。

现在的SoC设计中越来越多的用到高速接口及复杂的封装形式，为了满足设计需求，封装设计与SoC设计的协同往往需要比以往更早的介入及管理，在一颗芯片FP阶段就需要基本确定大部分的封装信息及物理IO的位置，通过封装设计的分析及可绕通性测试，让SoC设计，封装设计，PCB设计的工程师在同一时间点确认可行性。通过寄生参数的提取来确认型号是否有损失，设计是否需要优化， 通过几次的迭代，达到SoC设计/封装设计最优化。整个流程繁琐及漫长，对于整个项管理来说是非常大的挑战。摩尔精英在这方面有着丰富的经验、众多的案例及教训，为客户提供更加可靠的服务，带来更加可靠的设计。

通过团队的共同努力，我们克服个种种困难与阻碍，完成了大部分的设计收敛，甚至DFT的仿真，封装设计的协同，这时候距离最终的TO也已经越来越近了。但忽然我们遇到了一次设计的改变，需要做一次还不小的ECO修复，算算修改设计加重新收敛会让整个设计处在很大的风险中，延迟的概率很大。摩尔精英以及合作伙伴提供高效的ECO方法学及工具（EasyECO），大幅加速芯片ECO流程，使得整个设计管理更加的可控。

摩尔精英的项目管理方法学贯穿了整个设计过程，从项目前期到项目中的各个过程中及芯片流片回来之后的测试过程中。包含了，设计管理，算力管理，封装管理，测试管理。让Turnkey 服务不光是简单的不同工序之间的组合，而是给客户带来真正的一站式整体服务，使得整个设计流程管理和交付质量更加的可靠。

作为一站式芯片设计和供应链平台，摩尔精英结合自有封测工厂和设备的快速响应能力，给有多样化、定制化芯片需求的芯片和终端公司，提供高效的“从芯片研发到量产一站式交付”的解决方案。经过7年多发展，我们也努力完成了一些小目标：目前摩尔精英全球团队超过300人，申请专利超过200项，获得国家高新技术企业、上海市专精特新中小企业、2021“行业新芯奖”、2022“中国芯”优秀支撑服务企业奖等荣誉称号。在行业的下行周期，2022年摩尔精英仍保持了稳健的增长，前三季度营收同比增长67%。摩尔精英平台正承载着超过500家客户的上千个芯片创新项目，有幸深度参与了大量芯片产品的研发到量产，支持中国优秀的芯片公司做出领先的产品，和客户共同成长，彼此成就。

今天是《半导体行业观察》为您分享的第3265内容，欢迎关注。