未来的晶体管，新进展

CEA -Leti和英特尔今天宣布了一项联合研究项目，旨在开发 300 毫米晶圆上二维过渡金属二硫化物 (2D TMD) 的层转移技术，目标是将摩尔定律扩展到 2030 年以后。

二维层状半导体，例如基于钼和钨的 TMD，有望扩展摩尔定律并确保 MOSFET 晶体管的最终缩放，因为 2D-FET 提供了固有的亚 1nm 晶体管沟道厚度。由于其良好的载流子传输和移动性，即使对于原子级薄层，它们也适用于高性能和低功耗平台。此外，它们的器件主体厚度和适度的能带隙导致增强的静电控制，从而导致低断态电流。

这些特性将 2D-FET 堆叠纳米片器件定位为 2030 年后晶体管缩放的有前途的解决方案，这将需要高质量的 2D 通道生长、适应性转移和稳健的工艺模块。为此，这个多年期项目将开发一种可行的层转移技术，将高质量二维材料（生长在 300 毫米首选基板上）转移到另一个用于晶体管工艺集成的器件基板。英特尔为该项目带来了数十年的研发和制造专业知识，CEA-Leti 还提供了键合和传输层专业知识以及大规模表征。

英特尔技术开发高级研究员兼英特尔欧洲研究总监 Robert Chau 表示：“随着我们不懈地推动摩尔定律，2D TMD 材料是一种很有前途的选择，可以在未来扩展晶体管的缩放极限。” “该研究计划的重点是开发一种可行的基于 2D TMD 的 300mm 技术，用于未来的摩尔定律晶体管缩放。”

英特尔将其在半导体和封装研究与技术方面的实力和专业知识与欧洲合作伙伴合作，以开发摩尔定律创新并推动欧洲的微电子技术发展。2022 年，Chau 从美国调往欧洲，领导英特尔欧洲研究院，并与欧洲大陆的合作伙伴一起推动英特尔的研发。英特尔和 CEA-Leti 在半导体设计、工艺和封装技术方面有着长期的密切合作。

最近，他们宣布在 2022 年 6 月使用自组装工艺实现未来芯片集成的新型芯片到晶圆键合技术的研究取得突破。Chau 于 6 月 16 日访问了 CEA-Leti 的格勒诺布尔总部，以强调其重要性他们的合作和项目的启动，一直是两个实体之间多年研究合作的有力支持者。

CEA-Leti 首席执行官 Sebastien Dauvé 表示，行业路线图表明，二维材料将集成到未来的微电子设备中，而 300 毫米晶圆的转移能力将是这种集成的关键。

“由于其超过 700°C 的高生长温度和在首选基板上的高质量生长，很难堆叠 2D 材料，很难像通常的薄层一样沉积在堆叠上。因此，转移最有希望将它们集成到未来的设备中，而 CEA-Leti 在这方面的优势在于其在转移开发和表征方面的专业知识和技术诀窍，”Dauvé 说。

除了二维晶体管外，CFET 晶体管也是大家关注的一个方向，imec也在其上取得了新进展。

imec 主要技术成员 Hans Mertens表示：“今天，半导体行业正处于从 FinFET 到 Nanosheet 的过渡期，Nanosheet 是一种器件架构，将通过多代逻辑技术扩展路线图。在此过程中，我们可能会介绍 Forksheet，这是imec几年前提出的一种先进的纳米片架构，它减少了相邻器件之间的间隔，与传统的纳米片相比，提供了缩放和性能优势。到本世纪末，imec预计 complementary FET (CFET) 将进入路线图。在该器件架构中，n- 和 pMOS 器件相互堆叠，首次从标准单元高度考虑中消除了 np 分离。当辅以先进的技术来接触晶体管时，CFET允许逐渐推动track高度从5T走向4T，有效地大幅缩小标准单元尺寸。

从工艺的角度来看，由于 nMOS-pMOS 垂直堆叠结构，CFET 制造具有挑战性，我们正处于寻路的早期阶段。已经提出了几种 CFET，包括单片（monolithic ）和顺序（sequential ）工艺流程。在顺序工艺流程中，顶层器件在底层器件顶部通过晶圆键合转移覆盖半导体层后按顺序进行处理。相反，单片集成涉及在单个基板上构建垂直设备架构。”

imec 技术人员主要成员 Anne Vandooren 表示：“在我们的逻辑计划中，imec 及其合作伙伴专注于单片 CFET 集成，因为与现有的纳米片型工艺流程相比，这种集成方案的破坏性最小。因此，它被认为是在行业相关维度上引入 CFET 的最快途径。尽管如此，制造这两种器件的层的垂直堆叠推动了对高纵横比图案化、材料的选择性沉积和去除以及高质量（epi-）膜沉积的需求。此外，还需要引入一些 CFET 专用工艺模块，以实现横截面的栅极和接触部分的垂直隔离。

我们通过将单片 CFET 集成挑战划分为不同的子项目来应对这些挑战，并逐渐增加集成复杂性。每个子项目都建立在不同的测试工具上。我们首先关注单极单片 CFET，n 和 p 顶部和底部器件在不同晶圆上加工。其他测试车辆将在同一晶圆上加工单片 CMOS CFET 器件。它们的主要区别在于 CFET 器件的接触方式，最终致力于实现先进的中线 (MOL) 和背面连接选项。对于每个test vehicles，我们探索了各种工艺和集成选项，权衡功率性能区域收益与复杂性。在每辆车上获得的知识将转移到下一辆车上。”

Hans Mertens：“在 VLSI 2020 上，imec 率先在 300mm 晶圆上展示了单片 CFET 器件，尽管采用的是 90nm 的‘relaxed’栅极间距（即接触多晶硅间距 (CPP)）。在 VLSI 2023 上，imec 展示了通过单片集成以行业相关的 48nm 栅极间距构建的单极 CFET 器件。该作品入选 2023 VLSI 技术研讨会亮点环节。我们的功能器件分别为 n- 和 pMOS 的底部和顶部器件显示出出色的开关特性。我们目前正在探索以更小的栅极间距进行单极单片 CFET 集成。

(a)底部 pFET 和 (b) 顶部 nFET (LG,PHYS=27nm)（在 VLSI 2023 上展示）的工艺结束横截面图像。

在此演示中，评估了底部或顶部器件的源极-漏极外延结构（源极-漏极外延）和源极-漏极接触。此外，为了限制纵横比并加快开发速度，结构的活性部分仅限于底部的一个纳米片和顶部器件的一个。然而，这项工作的意义在于表明，在顶层和底层之间的垂直间距仅为 30 纳米的情况下，我们找到了一种独立接触顶层和底层设备的方法。它是在缩放维度上进行高级 CFET 集成的垫脚石。”

imec 科学总监 Steven Demuynck：“此外，我们继续努力实现单片 CMOS CFET 器件演示，这是 imec 的一个战略项目，通过与我们的合作伙伴的密切合作实现。与单极 CFET 器件不同，堆叠式 p 底部和 n 顶部器件现在将在同一晶圆上实现并独立接触。此外，集成流程应允许区分共享公共栅极的两个器件上的阈值电压 (Vt) 设置——所有器件均采用行业相关的 50nm 栅极间距。这种垂直架构具有重大意义。它不仅需要开发三个新的、特定于 CFET 的工艺模块，还需要调整工艺流程中的其他模块以适应这些特定于 CFET 的模块的存在。

第一个特定于 CFET 的工艺模块，我们称为中间电介质隔离 (MDI：middle dielectric isolation)，源于在顶部和底部栅极之间创建垂直电介质隔离以区分顶部和底部器件之间的 Vt 设置的需要。为实现这一点，我们的团队提出了一个从一开始就影响工艺流程的独特解决方案：为创建 CFET 的有源部分而形成的 Si/SiGe 叠层转变为更高的 Si/SiGe1/SiGe2 多层叠层，具有更高的SiGe2 的 Ge% 高于 SiGe1。当牺牲 SiGe1 层被设置 Vt 的功函数金属取代时，富含 Ge 的牺牲层被转化为 MDI 电介质，在栅极内形成 np WF 金属分离。该堆栈允许在堆栈中的 Ge 缺陷层上形成内部间隔物——这是一个关键的纳米片特定特征，可将栅极与源极-漏极隔离。寻找最有效的方法来共同集成底部源漏、新的 MDI 模块和内部垫片，在这种紧密间距和高纵横比几何形状下，是我们目前研发工作的重点。

顶部和底部器件的源极-漏极接触金属之间需要第二个垂直隔离。探索了各种选项来构建和隔离底部和顶部触点——在两个高栅极之间的深处——并随后路由底部和顶部晶体管。在 VLSI 2023 上共享了一个形态学概念验证流程，展示了制造堆叠式 MOL 的能力。

最后，在底部器件上生长源漏外延时，我们需要封装顶部通道。这将有效地在底部和顶部器件上实现不同掺杂的外延生长。”

Anne Vandooren：“从长远来看，我们正在探索先进的集成选项，以从背面连接有源设备。这些发展是由进一步降低标准单元高度和避免晶圆正面后端生产线中的布线拥塞的需求推动的。

背面接触引入了额外的工艺步骤，包括晶圆键合和从背面减薄基板。这些步骤挑战了非常紧密的覆盖层，以将背面层与正面已经存在的小特征对齐。这更具挑战性，因为在键合过程中会发生晶圆变形，需要使用特定的光刻覆盖校正方法。此外，还需要一个额外的工艺模块来在背面金属 1 和 CFET 器件的活性纳米片部分之间提供适当的隔离。”

Steven Demuynck：“自从我们开始 CFET 开发以来，我们发现与设备供应商的合作强度有所增加。一方面，这些供应商希望参与到开发的早期阶段，以便能够确定他们的工具、流程和材料在该路线图中的位置。他们还想了解这些需要运行的环境，以了解流程中上游和下游的交互。Imec 在为这些公司提供具有 CFET 相关拓扑和几何形状的晶圆方面发挥着关键作用。在 IDM 开始开发之前，他们通常不容易获得此类材料。另一方面，这些合作也为 imec 带来了好处。与我们的工具供应商的合作有助于我们利用合作伙伴的最先进功能。

与此同时，我们的逻辑核心合作伙伴有兴趣通过评估各种流程风格来确定我们遇到的关键挑战和潜在障碍。在早期阶段了解硬件和流程支持什么，可以让他们在开始自己的研发工作时抢先一步。”

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