2nm芯片设计成本曝光，超过7亿美元

随着 2014 年 FinFET 晶体管的推出，芯片设计成本开始飙升，近年来随着 7 纳米和 5 纳米级工艺技术的发展，芯片设计成本尤其高。国际商业战略 (IBS) 最近发布了有关 2nm 级芯片设计的预估，根据 The Transcript 发布的幻灯片显示，相当大的 2nm 芯片的开发总计将达到 7.25 亿 美元。

软件开发和验证占芯片设计开发成本的最大份额——软件约为 3.14 亿美元，验证约为 1.54 亿美元。

虽然芯片设计成本不断增加，而且我们很难否认这一事实，但 IBS 的估计存在一个重大问题。它们反映了一家没有任何IP并且必须从头开始开发所有东西的公司从头开始开发相当大的芯片的成本。

虽然有些初创公司设法开发大型设计（例如 Graphcore），但大多数公司开发的东西要小得多。此外，初创公司倾向于尽可能地获得许可，因此必须仅设计和验证其差异化 IP，然后验证整个设计。这些公司不会仅仅因为没有这样的资源而在芯片（甚至平台）上花费 7.24 亿美元。

拥有极其复杂芯片资源的大公司已经拥有大量可用的 IP 和代码行，因此他们不必在单个芯片上花费 7.24 亿美元。然而，他们往往花费数亿甚至数十亿美元来开发平台。例如，当 Nvidia 开发其新产品系列（例如，用于游戏的 Ada Lovelace 和用于计算 GPU 的 Hopper）时，它在微架构上花费了大量资金，然后在芯片的实际物理实现上花费了大量资金。

估计的另一个方面是，他们假设传统的芯片设计方法不使用支持人工智能的电子设计自动化工具和其他软件，从而显着减少开发时间和成本。然而，这些估计强调了 Ansys、Cadence 、Synopsys 和西门子EDA的人工智能工具的重要性，并意味着在不久的将来，如果不使用人工智能软件，几乎不可能构建领先的芯片。

与目前采用 N3（3 纳米级）制造技术处理的 300 毫米晶圆的报价相比，台积电准备在 2025 年将其 N2（2 纳米级）生产节点上处理的每 300 毫米晶圆的报价提高近 25%.根据 The Information Network 在 SeekingAlpha上发布的估计，其当前的旗舰节点。

The Information估计，目前台积电每片 N3 晶圆的平均售价为 19,865 美元，较 2020 年每片 N5 晶圆 13,495 美元的平均售价大幅上涨，当时 N5 是该公司的领先节点。分析师预测，与 N3 相比，台积电的 N2 将带来性能、功耗和晶体管密度的改进，但需要额外的资金。The Information认为，这家半导体合约制造商在 2025 年下半年开始量产时，每片 N2 晶圆的收费将达到 24,570 美元，与 N3 相比上涨近 25%。

随着芯片变得越来越复杂，封装了更多的晶体管，并且需要更高的性能效率，它们必须使用最新的工艺技术来制造。但先进的生产只能在耗资数百亿美元的工厂中使用最先进的设备来实现，这就是为什么现代制造工艺极其昂贵，并且在未来几年将变得更加昂贵。

台积电的基础 N3 节点支持多达 25 个 EUV 层（根据SemiAnalysis 的数据），虽然任何芯片不太可能需要这么多 EUV 层，但这个数字可以看出这项技术有多么复杂。根据应用材料公司的估计，每个晶圆厂执行一次 EUV 光刻蚀刻步骤的成本为 70 美元，每个晶圆厂每月每启动 100,000 颗晶圆会增加约 3.5 亿美元的资本成本 。因此，生产节点支持的 EUV 步骤越多，其使用成本就越高。

N2 将会更加复杂，虽然台积电尚未透露是否打算在该节点上使用 EUV 双图案化，但这无疑是它可以选择的选项之一。无论如何，N2 的使用成本可能比 N3 更高，因此，台积电 2 纳米生产的收费很可能高于 3 纳米生产的费用。

但在芯片生产成本越来越高的同时，芯片设计成本也越来越高。如开头所说，根据国际商业战略 (IBS)的估计，相当复杂的 7nm 芯片的开发成本约为 3 亿美元，其中约 40% 分配给软件。相比之下，估计先进 5 纳米处理器的设计成本超过 5.4 亿美元，其中包括软件费用。展望未来，预计在3nm工艺节点开发复杂的GPU将需要约15亿美元的投资，其中软件约占成本的40%。这些不断上升的设计和生产成本将不可避免地影响未来领先的 CPU、GPU、SoC 以及 PC、服务器和智能手机的价格。

在处理所谓的台积电报价估计时必须记住的一件事是，它们反映了趋势，但可能无法准确反映实际数字。台积电的价格在很大程度上取决于多种因素，包括产量、实际客户和实际芯片设计等等。因此，对这些数字持保留态度。

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