这家公司，想将芯片设计成本和时间降低100倍

现代处理器的物理设计通常需要数年时间，成本达数千万或数亿美元，具体取决于复杂性和工艺技术。半导体初创公司Zero ASIC宣布推出一个平台，允许使用已知良好（know good die）的小芯片快速组装高度定制的多小芯片系统级封装 (SiP)。

ChipMaker 平台旨在实现定制芯片开发的民主化。

对于许多初创公司来说，开发定制专用集成电路 (ASIC) 从概念到生产的过程太长且成本太高。Zero ASIC 的 ChipMaker 平台通过使用基于小芯片的设计简化了流程，隐藏了电路设计的复杂性，使用户能够在订购物理设备之前快速准确地测试和修改其定制设计。这一切都是使用云 FPGA（现场可编程门阵列）来实现 RTL 源代码来完成的。

Zero ASIC 的平台依赖于 eFabric（一种支持芯片间通信的 3D 中介层）和 eBrick（一系列具有即插即用功能的预制 3D 小芯片）。

eFabric 充当动态 3D 中介层，具有网格状结构和 512 Gb/s/mm 结构二等分带宽。3D 中介层利用 3D 连接的可互操作 eBrick 小芯片（具有 128 Gb/s/mm²小芯片 3D 带宽）促进处理单元的集成。它还支持通过基于 UCIe 的 2D 连接 ioBrick 小芯片（具有 128 Gb/s/mm 小芯片 2D 带宽）整合封装外 IO 功能。

目前，Zero ASIC 拥有中等规模的2 mm^2 eBrick 小芯片目录，包括支持四核 RISC-V Linux 的双核 CPU、5K LUT 嵌入式 FPGA、3MB SRAM 和 3 TOPS ML（每台 tera-ops）第二个机器学习）加速器。这些小芯片将在 10 月 17 日至 19 日于加利福尼亚州圣何塞举行的开放计算平台峰会/开放小芯片经济中心上展示该平台的功能。

Zero ASIC预计 eBrick 小芯片的目录将随着时间的推移而显着扩展。这反过来将使 ChipMaker 平台变得更加可行，尽管它没有透露计划如何实现这一目标。

“定制专用集成电路 (ASIC) 比商用现货 (COTS) 设备具有 10-100 倍的成本和能源优势，但巨大的开发成本使得 ASIC 不适用于大多数应用，”首席执行官兼创始人 Andreas Olofsson 说道。零 ASIC。“为了构建下一波改变世界的硅器件，我们需要将 ASIC 的障碍降低几个数量级。我们Zero ASIC 的使命是让订购 ASIC 变得像从电子分销商订购目录零件一样简单。”

Zero ASIC在官网也表示，公司的目标是将芯片设计成本和时间降低 100 倍。

他们表示，将为数千种关键应用提供定制芯片开发。其方法包括可互换的预制 2D/3D 小芯片tile、有源硅中介层、无代码客户驱动的小芯片化芯片设计、交互式客户驱动的 RTL 仿真和全自动芯片编译器。

Zero ASIC表示，现有的 2D/2.5D 小芯片设计方法从根本上限制了海岸线（shoreline）带宽、布线距离和灵活性。为了解决这些问题，Zero ASIC 开发了 eFabric，这是一种有源网格状 3D 中介层，可提高芯片间通信效率和可组合性。eFabric 支持使用 3D 连接的 eBrick 小芯片集成超关键处理块，以及使用基于 2D 连接 UCIe 的 ioBrick 小芯片集成封装外 IO 功能。eFabric 架构实现了前所未有的基于小芯片的性能水平和灵活性，当中包括数十亿种独特的系统级封装组装选项、512 Gbps/mm 结构上二分带宽、128 Gbps/mm 小芯片 2D 带宽、128 Gbps/mm²小芯片3D 带宽和<0.1 pJ/位 3D 互连能源效率。

Zero ASIC进一步指出，现代片上系统设计使用 AXI 等片上互连标准集成了众多 IP 模块。为了实现即插即用小芯片的可组合性，Zero ASIC 创建了一套同样有效的电气和机械 3D 小芯片接口标准。我们构建了一组名为 eBricks 的2mm x2mm小芯片核心组来验证该方法。

Zero ASIC强调，ChipMaker基于 Web 的工具允许用户在订购物理设备之前快速准确地测试其定制设计，使用云 FPGA 在定制 SoC 中实现每个小芯片的 RTL 源代码。

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