向下一代晶体管迈进

imec 首席技术人员Hans Mertens首先指出，如今，半导体行业正处于从 FinFET 向纳米片（Nanosheet）过渡的时期。在这一过程中，我们可能会引入 Forksheet，这是我们几年前提出的一种先进的纳米片架构，它减少了相邻器件之间的间距，与传统纳米片相比，具有扩展性和性能优势。

“到本世纪末，我们预计互补式场效应晶体管（CFET）将会出现。在这种器件结构中，n-和 pMOS 器件相互堆叠，首次从标准单元高度的考虑因素中消除了 n-p 分离。如果辅以先进的晶体管接触技术，CFET 将能把轨道高度（track heights）从 5T 逐步提高到 4T 甚至更高，从而有效地大幅缩小标准单元尺寸。”Hans Mertens说。

从加工角度来看，由于 nMOS-pMOS 垂直堆叠结构，CFET 的制造具有挑战性，而我们正处于探索的早期阶段。目前已经提出了几种 CFET，包括单片和顺序工艺流程（monolithic and sequential process flows）。在顺序工艺流程（sequential process flow）中，顶层器件在底层器件上通过晶圆键合转上空白半导体层后，按顺序进行加工。而单片集成则是在单一基板上构建垂直器件架构。"

imec 首席技术人员 Anne Vandooren则强调，在其逻辑计划中，imec 及其合作伙伴重点关注单片 CFET 集成，因为与现有的纳米片型工艺流程相比，这种集成方案的破坏性最小。因此，它被认为是以工业相关尺寸推出 CFET 的最快途径。

不过他也重申，尽管如此，垂直堆叠层（这两种器件都将由垂直堆叠层制造）仍需要高纵横比图案化、材料的选择性沉积和去除，以及高质量（外延）薄膜的沉积。此外，还需要引入一些 CFET 专用工艺模块，以便在横截面的栅极和接触部分实现垂直隔离。

为了应对这些挑战，imec将单片 CFET 集成挑战划分为不同的子项目，并逐步提高集成复杂度。每个子项目都基于不同的测试工具。我们首先关注的是单极单片 CFET，其 n 和 p 上下器件在不同的晶圆上加工。其他测试工具将采用在同一晶圆上加工的单片式 CMOS CFET 器件。两者的主要区别在于 CFET 器件的接触方式，最终将实现先进的中间线 (MOL) 和背面连接选项。

“对于每种不同的测试，我们都会探索各种工艺和集成方案，在功率-性能-面积收益与复杂性之间进行权衡。” Anne Vandooren接着说。

从Hans Mertens的介绍我们得知，在 2023 年 VLSI 技术研讨会上，imec 展示了通过单片集成技术制造的单极性 CFET 器件，其栅间距为 48nm [1]。这项工作（图 1）被选入 2023 年 VLSI 技术研讨会亮点环节。我们的功能器件在 n- 和 pMOS 下分别显示出底部和顶部器件的出色开关特性。我们目前正在探索以更小的栅极间距集成单极单片 CFET。

在这次演示中，对底部或顶部器件的源漏外延结构（源漏外延）和源漏接触进行了评估。此外，为了限制长宽比并加快开发速度，结构的有源部分在底部器件和顶部器件中分别只有一个纳米片。然而，这项工作的意义在于表明，在顶部和底部薄片之间的垂直间隔仅为 30 纳米的情况下，我们找到了一种能使顶部和底部器件独立接触的方法。它是按比例尺寸实现先进 CFET 集成的垫脚石"。

据imec 科学总监 Steven Demuynck 介绍，imec将继续努力实现单片 CMOS CFET 器件的演示，这是 imec 的一个战略项目，通过与合作伙伴的密切合作得以实现。与单极 CFET 器件不同的是，堆叠的 p-bottom 和 n-top 器件现在将在同一晶圆上实现，并独立接触。

此外，集成流程应允许在共用一个栅极的两个器件上区分阈值电压 (Vt) 设置-，所有这些都与 50 纳米的行业相关栅极间距有关。这种垂直架构具有重大意义。它不仅需要开发三个新的 CFET 专用工艺模块，还需要调整工艺流程中的其他模块，以适应这些 CFET 专用模块的存在。

第一个 CFET 专用工艺模块（imec称之为中间介质隔离 (MDI：middle dielectric isolation )）源于在顶部和底部栅极之间建立垂直介质隔离的需要，以区分顶部和底部器件的 Vt 设置。为此，imec的团队提出了一种从一开始就会影响工艺流程的独特解决方案：将为创建 CFET 有源部分而形成的硅/硅锗堆栈转化为较高的硅/硅锗1/硅锗2 多层堆栈，其中硅锗2 的 Ge% 要高于硅锗1。当牺牲的 SiGe1 层被设置 Vt 的工作函数金属取代时，富含 Ge 的牺牲层被转化为 MDI 介电层，从而在栅极内形成 n-p WF 金属分离。

这种叠层允许在叠层中的缺锗层上形成内部间隔，这是纳米片的一个关键特性，可将栅极与源漏极隔离开来。目前，我们研发工作的重点是寻找最有效的方法，在这种狭小间距和高纵横比几何形状下，将底部酸化层、新型 MDI 模块和内隔板共同集成在一起。

在顶部和底部器件的源极-漏极触点金属之间需要第二个垂直隔离。Imec探索了各种方案，以建立和隔离底部和顶部触点（深入两个高栅极之间），并随后布线底部和顶部晶体管。在 2023 年超大规模集成电路会议（VLSI 2023）上分享了一个形态概念验证流程，展示了制造堆叠 MOL 的能力。

最后，当在底部器件上生长 sourrain 磊晶片时，我们需要封装顶部沟道。这将有效实现在底部和顶部器件上生长不同掺杂的外延。

Anne Vandooren表示，从长远来看，imec正在探索从背面连接有源器件的先进集成方案。我们之所以取得这些进展，是因为需要进一步降低标准单元高度，避免晶圆正面后端线路拥塞。

背面接触需要额外的工艺步骤，包括晶圆键合和从背面减薄基底。这些步骤要求非常紧密的叠加，以便将背面层与正面已有的小特征对齐。由于晶圆在粘合过程中会发生变形，这就更具有挑战性，需要使用特定的光刻叠层校正方法。此外，还需要一个额外的工艺模块，以便在背面金属 1 和 CFET 器件的有源纳米片部分之间提供适当的隔离。

Steven Demuynck表示，自从iemc开始开发 CFET 以来，公司发现与设备供应商的合作越来越紧密。

一方面，这些供应商希望在开发的早期阶段就参与进来，以确定他们的工具、工艺和材料在路线图中的位置。

此外，他们还希望了解这些工具和材料的运行环境，以便在流程的上下游建立互动意识。Imec 在为这些公司提供具有 CFET 相关拓扑结构和几何形状的硅片方面发挥着关键作用。在 IDM 开始开发之前，这些公司通常无法获得此类材料。

另一方面，这些合作也为 imec 带来了好处。与工具供应商的合作有助于我们利用合作伙伴最先进的能力。

与此同时，我们的逻辑核心合作伙伴也有兴趣通过评估各种流程来确定我们遇到的关键挑战和潜在障碍。在早期阶段了解哪些硬件和工艺是可行的，可以为他们开展研发工作提供先机。

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